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我正在使用4的反序列化因子(每个输入时钟周期4个数据更改),我想知道如何表达对此的约束。
如果是DDR数据那么你可能会说...... NET“clkin”TNM_NET = clkin; tiMESPEC TS_clkin = PERIOD“clkin”8 ns HIGH 50%; NET datain * TNM = DATA_IN; TIMEGRP“DATA_IN”OFFSET = IN 557 ps VALID 1315 ps之前“clk_in”RISING; TIMEGRP“DATA_IN” OFFSET = IN 557 ps有效1315 ps之前“clk_in”FALLING; 时序分析器是否只假设中间数据是有规律的间隔? 或者我该如何以不同的方式表达约束? 以上来自于谷歌翻译 以下为原文 I'm using a deserialization factor of 4 (4 data changes per input clock cycle) and I'm wondering how to express the constraints for this. If it was DDR data then you might state... NET "clkin" TNM_NET = clkin; TIMESPEC TS_clkin = PERIOD "clkin" 8 ns HIGH 50%; NET datain* TNM = DATA_IN; TIMEGRP "DATA_IN" OFFSET = IN 557 ps VALID 1315 ps BEFORE "clk_in" RISING; TIMEGRP "DATA_IN" OFFSET = IN 557 ps VALID 1315 ps BEFORE "clk_in" FALLING; Does the timing analyser just assume that the intermediate data is regularly spaced ? Or how should I express the constraint in a different way ? |
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1个回答
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我认为你写的是对的。软件不关心上升沿和下降沿之间有多少数据包。
它只需要花费精力在你写的时间点达到557 ps的优势。 (当然有设置/保持时间) 以上来自于谷歌翻译 以下为原文 I think what you wrote is right. The software will not care how many data packets between rising and falling edge. It just take effort to make the edge in the 557 ps at the time point you wrote. (with setup/hold time, of course) |
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