请帮助我解决Block RAM问题？

胜利者，
我写了一个快速的Spartan 3A项目，只有块ram实例化，它构建对我来说很好。
没有一条错误消息。
我们回到故障排除，并且块RAM生成器看起来不像是您的问题的根源。
我正在使用ISE 12.3，这是我的源代码：
module forum_scratch（输入有线时钟，wr_ena，输入线[7：0] wr_data，输入线[10：0] wr_addr，rd_addr，输出线[7：0] rd_data）; forum_bram scratch_ram（.clka（clock）,. wea
（wr_ena），//总线[0：0] .addra（wr_addr），//总线[10：0] .dina（wr_data），//总线[7：0] .clkb（时钟）,. addrb（rd_addr
），// Bus [10：0] .doutb（rd_data））;
// Bus [7：0] endmodule
您可能想要自己尝试这个小设计（您需要将BRAM模块名称从“forum_bram”更新为您的名字）。
如果它有效，您的源代码或项目设置是可疑的。
如果没有，您的SW可能需要更新或重新安装。
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

Victor,
 
I wrote a quick Spartan 3A project, with just the block ram instantiated, and it builds just fine for me.  Not a single error message.
 
We're back to troubleshooting, and the block RAM generator doesn't look like the source of your problems.
 
I'm using ISE 12.3, and here's my source code:

module forum_scratch (
input     wire              clock, wr_ena,
input     wire    [7:0]     wr_data,
input     wire    [10:0]    wr_addr, rd_addr,
output    wire    [7:0]     rd_data
) ;

forum_bram scratch_ram (
    .clka     (clock),
    .wea      (wr_ena),        // Bus [0 : 0]
    .addra    (wr_addr),       // Bus [10 : 0]
    .dina     (wr_data),       // Bus [7 : 0]
    .clkb     (clock),
    .addrb    (rd_addr),       // Bus [10 : 0]
    .doutb    (rd_data));      // Bus [7 : 0]
    
endmodule

You might want to try this small design on your own (you'll need to update the BRAM module name from "forum_bram" to your name).  If it works, your source code or project settings are suspect.  if it doesn't, your SW may need to be updated or re-installed.
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

您仍应在“工具”菜单下的原理图查看器中浏览此BRAM，以查看与其的连接是否符合您的预期。
我说这是因为下面复制的警告使得它看起来像你的设计的一部分可能会被修剪，并且应该在你开始担心BRAM本身之前修复。
>警告：PhysDesignRules：1098  -  BlockRAM没有数据输入。
comp的写使能引脚WEA0
dp_fifo3 / altdp_fifo3_int / BU2 / U0 / blk_mem_generator / valid.cstr / ramloop [2] .ram.r / s3a_noinit.ram / dpram.r am有一个有效信号，但没有连接数据输入引脚。
无效数据可能会写入BlockRAM
我还要确保旧的altera文件不在同一目录中，以确保您没有将其中一个链接到。
-R
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--------------------------不要忘记回复，不要接受作为解决方案-----------
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以下为原文

 
You should still explore this BRAM in the schematic viewer under the Tools menu to see if the connections to it are what you expect.
 
I say this because of the warning copied below makes it look like part of your design may be getting trimmed and that should be fixed before you begin to worry about the BRAM itself.  
 
> Warning: PhysDesignRules: 1098 - BlockRAM has no data input. The Write Enable pin WEA0 of comp
dp_fifo3/altdp_fifo3_int/BU2/U0/blk_mem_generator/​valid.cstr/ramloop[2].ram.r/s3a_noinit.ram/dpram.r​am has an active signal but no data input pins are connected. Invalid data may be written to BlockRAM
 
I would also make sure the old altera files are not in the same directory to make sure you're not getting one of them linked in.
 
-R
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Don't forget to reply, kudo, and accept as solution
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roym写道：
您仍应在“工具”菜单下的原理图查看器中浏览此BRAM，以查看与其的连接是否符合您的预期。
我说这是因为下面复制的警告使得它看起来像你的设计的一部分可能会被修剪，并且应该在你开始担心BRAM本身之前修复。
>警告：PhysDesignRules：1098  -  BlockRAM没有数据输入。
comp的写使能引脚WEA0
dp_fifo3 / altdp_fifo3_int / BU2 / U0 / blk_mem_generator / valid.cstr / ramloop [2] .ram.r / s3a_noinit.ram / dpram.r AM具有一有效信号，但没有数据输入引脚连接。
无效数据可能会写入BlockRAM
我还要确保旧的altera文件不在同一目录中，以确保您没有将其中一个链接到。
-R
我同意。
我做了dp_fifo3的原理图视图的屏幕截图，如下所示。
如果这是正确的，那么ISE bitgen正在做一些傻瓜。
Bitgen生成的错误无效。
或Block Memory Generator表现得很有趣。
或者原理图视图是错误的。
我的观点似乎与另一个似乎没有关系。
事情不可能这么糟糕！



以下为原文

roym wrote:
 
You should still explore this BRAM in the schematic viewer under the Tools menu to see if the connections to it are what you expect.
 
I say this because of the warning copied below makes it look like part of your design may be getting trimmed and that should be fixed before you begin to worry about the BRAM itself.  
 
> Warning: PhysDesignRules: 1098 - BlockRAM has no data input. The Write Enable pin WEA0 of comp
dp_fifo3/altdp_fifo3_int/BU2/U0/blk_mem_generator/​valid.cstr/ramloop[2].ram.r/s3a_noinit.ram/dpram.r​am has an active signal but no data input pins are connected. Invalid data may be written to BlockRAM
 
I would also make sure the old altera files are not in the same directory to make sure you're not getting one of them linked in.
 
-R

I agree. I did a screencapture of schematic view of dp_fifo3 and it is as shown below.
If this is correct, then ISE bitgen is doing something goofy.  Bitgen is generating an error that is not valid. Or Block Memory Generator is acting funny.  Or Schematic view is wrong.  My point is nothing seems to be consistent with another. Things cannot be this bad!!!

我正在寻找一个更高级别的原理图，它将显示应该连接到这里的信号的生成位置（或者根据具体情况不生成）。
-R
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--------------------------不要忘记回复，不要接受作为解决方案-----------
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以下为原文

I was looking for a higher level schematic that would show where the signals that should be connecting here are getting generated (or not getting generated as the case may be).
 
-R
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Don't forget to reply, kudo, and accept as solution
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我进行了另一次试验，使用Block Ram Generator生成的Block Ram的2K x 32bit配置。
这完全符合Victor的应用程序。
没有错误/ route / bitgen。
“悬空输出”有3个警告，输入没有。
这是代码（全部），目标是xc3s200a ft256：
module forum_scratch（输入有线时钟，wr_ena，输入线[31：0] wr_data，输入线[10：0] wr_addr，rd_addr，输出线[31：0] rd_data）; forum_bram scratch_ram（.clka（clock）,. wea
（wr_ena），//总线[0：0] .addra（wr_addr），//总线[10：0] .dina（wr_data），//总线[31：0] .clkb（时钟）,. addrb（rd_addr
），// Bus [10：0] .doutb（rd_data））;
// Bus [31：0] endmodule
这是Bitgen报告中的警告信息：
警告：PhysDesignRules：1155  - 块::上的配置无效（引脚连接和/或模式不正确）。
该块配置为使用输入奇偶校验引脚DIAP0。
奇偶校验引脚DOPA0有悬空输出。警告：PhysDesignRules：1155  - 块::上的配置无效（引脚连接和/或模式不正确）。
该块配置为使用输入奇偶校验引脚DIAP0。
奇偶校验引脚DOPA0有悬空输出。警告：PhysDesignRules：1155  - 块::上的配置无效（引脚连接和/或模式不正确）。
该块配置为使用输入奇偶校验引脚DIAP0。
奇偶校验引脚DOPA0.DRC有悬空输出检测到0错误和3个警告。
请参阅之前显示的内容
个别错误或警告消息以获取更多详细信息
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

I ran another trial, with 2K x 32bit configuration of Block Ram generated by Block Ram Generator.  This matches Victor's application exactly.  There are no errors in place/route/bitgen.  There are 3 warnings for 'dangling outputs', none for inputs.
 
Here's the code (all of it), targeting xc3s200a ft256:

module forum_scratch (
input     wire              clock, wr_ena,
input     wire    [31:0]    wr_data,
input     wire    [10:0]    wr_addr, rd_addr,
output    wire    [31:0]    rd_data
) ;

forum_bram scratch_ram (
    .clka     (clock),
    .wea      (wr_ena),        // Bus [0 : 0]
    .addra    (wr_addr),       // Bus [10 : 0]
    .dina     (wr_data),       // Bus [31 : 0]
    .clkb     (clock),
    .addrb    (rd_addr),       // Bus [10 : 0]
    .doutb    (rd_data));      // Bus [31 : 0]
    
endmodule

And here are the warning messages in the Bitgen report:

WARNING:PhysDesignRules:1155 - Invalid configuration (incorrect pin connections
   and/or modes) on
   block:    oinit.ram/dpram.ram>:.  The block is configured to use
   input parity pin DIAP0. There is dangling output for parity pin DOPA0.
WARNING:PhysDesignRules:1155 - Invalid configuration (incorrect pin connections
   and/or modes) on
   block:    oinit.ram/dpram.ram>:.  The block is configured to use
   input parity pin DIAP0. There is dangling output for parity pin DOPA0.
WARNING:PhysDesignRules:1155 - Invalid configuration (incorrect pin connections
   and/or modes) on
   block:    oinit.ram/dpram.ram>:.  The block is configured to use
   input parity pin DIAP0. There is dangling output for parity pin DOPA0.
DRC detected 0 errors and 3 warnings.  Please see the previously displayed
individual error or warning messages for more details.

SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

感谢鲍勃，感谢您为复制我的错误付出的努力。
我会尝试你的解决方案，看看会发生什么。
我会把它报告给你。
再次感谢，
胜利者



以下为原文

Thanks Bob,  I appreciate your efforts to replicate my errors. I will try your solution and see what happens. I will report it back to you.
 
Thanks again,
Victor