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问候,
我正在使用3E替换现有comptuer中的芯片,而我现在正在开发3E开发板,因此我可以在为电路的其余部分供电之前对器件进行编程。 但是,当我将最终结果部署在自己的小电路板上时,FPGA的ROM编程速度有多快? 现有电路具有上电复位功能,并希望真正的芯片在复位后正常工作。 我不完全确定此时的复位持续时间,但原始系统的时钟大约是3.3MHz,所以我怀疑复位至少是几微秒(希望更长)。 谢谢, 马修 以上来自于谷歌翻译 以下为原文 Greetings, I'm using 3E to replace a chip in an existing comptuer, and I'm working on a 3E dev board right now, so I can program the device prior to powering up the rest of the circuit. However, when I go to deploy the end result on its own little circuit board, how fast can the FPGA be programmed from its ROM? The existing circuit has a power-on reset and expects the real chip to be functional after the reset. I'm not totally sure of the reset duration at this point, but the original system's clock is about 3.3MHz so I suspect the reset is at least a few micorseconds (hopefully longer.) Thanks, Matthew |
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3个回答
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这个应用笔记给出了一个很好的概述:
http://www.xilinx.com/support/documentation/application_notes/xapp457.pdf(在兼容PCI应用中为Spartan-3系列FPGA供电和配置) 干杯, BT 以上来自于谷歌翻译 以下为原文 This app note gives a nice overview of the considerations: http://www.xilinx.com/support/documentation/application_notes/xapp457.pdf (Powering and Configuring Spartan-3 Generation FPGAs in Compliant PCI Applications) Cheers, bt
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所以根据我的理解,我正在寻找一个100毫秒到1100毫秒的“起步和运行”时间取决于各种因素?
不幸的是,现有电路中的上电复位是1ms(我在第一篇文章后检查过。)我有任何选择吗? 现有的复位是通过另一个芯片内部的触发器来断言的,并且由于复位到了我用FPGA取代的芯片,我想知道我是否可以强制复位低电平? 或者这是一个坏主意? 当您将声明TTL为高的FF的输出接地时会发生什么? 马修 以上来自于谷歌翻译 以下为原文 So from what I understand, I'm looking at a 100ms to 1100ms "get up and running" time depending on various factors? Unfortunately the power-on reset in the existing circuit is 1ms (I checked since my first post.) Do I have any options? The existing reset is asserted via a flip-flop inside another chip, and since the reset comes to the chip I am replacing with the FPGA, I was wondering if I could force the reset low longer? Or is that a bad idea? What happens when you ground the output of a FF that is asserting a TTL high? Matthew |
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将输出级短路(例如接地)通常是一个坏主意,该输出级可以被主动驱动为高(图腾柱输出)。
一些司机(例如开漏)可以容忍这种情况。 可能存在具有复位监控器的选项,电源使能(取决于其分布),其他握手电路(例如,用于某些协议的就绪线路)或其他板级选项。 但是,如果其他电路期望您正在仿真的电路存在,您可能希望找到一种方法来阻止它,直到FPGA配置正确。 BT 以上来自于谷歌翻译 以下为原文 It is generally a bad idea to short (e.g. to ground) an output stage that may be actively driven high (totem pole output). Some drivers (e.g. open drain) can tolerate this. There may be options with a reset supervisor, the power supply enables (depending on its distribution), other hand-shaking circuits (e.g. ready line for some protocols), or other board-level options. But if the other circuitry is expecting the circuit you are emulating to be present, you will likely want to find a way to hold it off until the FPGA is configured properly. bt
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只有小组成员才能发言,加入小组>>
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