完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好
尝试在modelsim6.5中模拟Spartan3AN的项目。 使用ISE11编译unisim库,然后直接使用spi_access原语或spi_access原语模拟我的主实体时出现以下错误: vsim -voptargs = + acc unisim.spi_access(spi_access_v)#vsim -voptargs = + acc unisim.spi_access(spi_access_v)#**注意:(vsim-3812)设计正在优化... ###### C: /Xilinx/11.1/ISE/vhdl/src/unisims/primitive/SPI_ACCESS.vhd(1860):END OF FILE#**错误:C:/Xilinx/11.1/ISE/vhdl/src/unisims/primitive/SPI_ACCESS.vhd (1860):内部错误:../../../ src / vcom / gendecl.c(227)current_process#**错误:C:/Xilinx/11.1/ISE/vhdl/src/unisims/primitive/SPI_ACCESS .vhd(1860):Vopt编译器退出#错误加载设计可以帮助人吗? 以上来自于谷歌翻译 以下为原文 Hi Trying to simulate project for Spartan3AN in modelsim6.5. Compile unisim library with ISE11 and then when simulating my main entity with spi_access primitive or spi_access primitive directly I have following error: vsim -voptargs=+acc unisim.spi_access(spi_access_v) # vsim -voptargs=+acc unisim.spi_access(spi_access_v) # ** Note: (vsim-3812) Design is being optimized... ###### C:/Xilinx/11.1/ISE/vhdl/src/unisims/primitive/SPI_ACCESS.vhd(1860): END OF FILE # ** Error: C:/Xilinx/11.1/ISE/vhdl/src/unisims/primitive/SPI_ACCESS.vhd(1860): Internal error: ../../../src/vcom/gendecl.c(227) current_process # ** Error: C:/Xilinx/11.1/ISE/vhdl/src/unisims/primitive/SPI_ACCESS.vhd(1860): Vopt Compiler exiting # Error loading design Can someone help? |
|
相关推荐
1个回答
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2374 浏览 7 评论
2790 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2257 浏览 9 评论
3331 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2422 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
747浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
533浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
356浏览 1评论
750浏览 0评论
1951浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-19 10:37 , Processed in 1.236471 second(s), Total 49, Slave 42 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号