怎么将剪切的正弦波TCXO与Spartan6连接

巴勃罗
我不知道（如果它将驱动输入，通过50欧姆pcb迹线）。
尝试一下。
用'范围测量它。
如果信号以地为中心（同时为+和 - ），则必须对其进行电容性处理，并在将其应用于输入之前将其偏置到IO bank的1/2 Vcco。
拆分100K电阻，一个连接到Vcco，一个连接到地，将输入分配到中档。
然后将Vref从一个类似的分离电阻网络设置为1/2 Vcco，每个Vref引脚上的去耦电容接地，所有引脚都连接在一起（即使您只使用一个输入）。
不，我不建议终止信号（正弦波时钟不需要终止）。
Austin Lesea主要工程师Xilinx San Jose
在原帖中查看解决方案



以下为原文

Pablo,

I do not know (if it will drive the input, through a 50 ohm pcb trace).  Try it.  Measure it with a 'scope.
 
If the singal is centered around ground (going both + and -), you will have to capacitively cuople it, and bias it to 1/2 Vcco of the IO bank before applying it to an input.   Split 100K resistors, one to Vcco, one to ground, willbias the input to mid-range.  Vref is then set to 1/2 Vcco from a simialr split resistor network, with a decoupling capacitor to ground on each Vref pins all connected together for the bank (even though you use only one input).

No, I do not suggest termining the signal (the sinewave clock does not need a termination).
 
 
Austin Lesea
Principal Engineer
Xilinx San JoseView solution in original post

巴勃罗
使用SSTL或HSTL输入，Vref设置为信号的1/2。
Austin Lesea主要工程师Xilinx San Jose



以下为原文

Pablo,
 
Use the SSTL or HSTL input with a Vref set at 1/2 the signal.
 
 
Austin Lesea
Principal Engineer
Xilinx San Jose

感谢Austin的快速回答！ 
我在考虑这个，但在标准方面
TCXO限幅正弦波输出通常指定为“10k // 10pF，
解耦“。你认为它可以驱动500欧姆的SSTL终止吗？
巴勃罗



以下为原文

Thanks for the quick answer Austin!
 
I was thinking of that, but in standardTCXOs clipped sinewave outputs are normally specified as "10k // 10pF,Decoupled". Do you think it can drive the 50Ohm SSTL termination?
 
Pablo 

嗨奥斯汀，
我猜你建议不要使用内部的OPTIONAL终端。
无论如何，谢谢你的帮助
巴勃罗



以下为原文

Hi Austin,
 
I guess you propose not to use the internal OPTIONAL termination.
 
Thanks in any case for the help
 
pablo  

巴勃罗
我不知道（如果它将驱动输入，通过50欧姆pcb迹线）。
尝试一下。
用'范围测量它。
如果信号以地为中心（同时为+和 - ），则必须对其进行电容性处理，并在将其应用于输入之前将其偏置到IO bank的1/2 Vcco。
拆分100K电阻，一个连接到Vcco，一个连接到地，将输入分配到中档。
然后将Vref从一个类似的分离电阻网络设置为1/2 Vcco，每个Vref引脚上的去耦电容接地，所有引脚都连接在一起（即使您只使用一个输入）。
不，我不建议终止信号（正弦波时钟不需要终止）。
Austin Lesea主要工程师Xilinx San Jose



以下为原文

Pablo,

I do not know (if it will drive the input, through a 50 ohm pcb trace).  Try it.  Measure it with a 'scope.
 
If the singal is centered around ground (going both + and -), you will have to capacitively cuople it, and bias it to 1/2 Vcco of the IO bank before applying it to an input.   Split 100K resistors, one to Vcco, one to ground, willbias the input to mid-range.  Vref is then set to 1/2 Vcco from a simialr split resistor network, with a decoupling capacitor to ground on each Vref pins all connected together for the bank (even though you use only one input).

No, I do not suggest termining the signal (the sinewave clock does not need a termination).
 
 
Austin Lesea
Principal Engineer
Xilinx San Jose

现在一切都很清楚。
再次感谢食谱;）
巴勃罗



以下为原文

Now everything is clear. 
 
Thanks again for the recipe ;)
 
pablo