如何将DDR芯片连接到FT256封装？

您可以使用MIG为DDR接口生成引脚分配。
在ISE 9.2i中，MIG已集成到Coregen中。



以下为原文

You can use MIG to generate a pinout for a DDR interface.In ISE 9.2i MIG is integrated into Coregen.

我在其WebPack版本中使用了ISE 9.2i，但在文档（软件手册）或Project Navigator中找不到对MIG工具的任何引用。
有关于如何在WebPack中安装和/或激活MIG工具的任何信息吗？谢谢，（Nestor）



以下为原文

I'm using ISE 9.2i in its WebPack incarnation and could not find any reference to the MIG tool in documentation (software manuals)  or inside the Project Navigator. Is there any info on how to install and/or activate the MIG tool in WebPack?

Thanks,

(Nestor)

您可以启动Core Generator：
1）独立的，例如
开始 - >程序 - > Xilinx ISE 9.2i  - >附件 - >核心生成器[假设Windows]
2）从Project Navigator中
创建新来源 - > IP（Coregen＆amp; Architecture Wizard）
MIG（存储器接口生成器）位于Memories＆amp;
存储元件 - >存储器接口生成器
祝你好运，
BT



以下为原文

You can launch Core Generator:1) standalone, e.g. Start -> Programs -> Xilinx ISE 9.2i -> Accessories -> Core Generator [assuming Windows] 2) from within Project NavigatorCreate New Source -> IP (Coregen & Architecture Wizard) MIG (Memory Interface Generator) is found under Memories & Storage Elements -> Memory Interface Generators Good luck,bt 

嗨timpe，我想我需要的不仅仅是运气......）o：Core Generator没有MIG工具（参见随附的截图）。
我不知道这里发生了什么。
你能救我吗？谢谢，（内斯特）



以下为原文

Hi timpe,  I guess I need a little bit more than luck...  )o:

The Core Generator does not have the MIG tool (see attached screenshot). I don't have the faintest idea what's going on here. Can you help me?

Thanks,

(Nestor)

内斯特
您可能需要安装最新的ISE IP更新（例如9.2i IP更新2） - 这会更新Core Generator中列出的核心。
我还注意到你没有安装任何服务包 - 这不会导致问题 - 我只想提及它，因为它包含9.2i中已知的错误修复。
9.2i service pack 4是最新的（您将在about框中看到9.2.04i）。
IP更新和服务包都是累积的 - 您只需要安装最新的。
您可以在此处下载IP更新和服务包：
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp



以下为原文

Nestor, You likely need to install the latest ISE IP update (e.g. 9.2i IP update 2) - this updates the cores listed in Core Generator. I also noticed you don't have any service packs installed - this doesn't cause the problem in question - I just wanted to mention it because it contains bug fixes known to exist in 9.2i.9.2i service pack 4 is the latest (you'll then see 9.2.04i listed in the about box). Both the IP updates and service packs are cummulative - you only have to install the latest. You can download both the IP updates and service packs here:http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp 

嗨timpe，你是对的。
“ISE 9.2 IP Update 2”就是这样做的。
我在更新Core Generator之前安装了Service Pack 4。
现在我已经准备好尝试将DDR控制器压缩到FT256封装中了。非常感谢！（内斯特）



以下为原文

Hi timpe,

You were right. The "ISE 9.2 IP Update 2" did the trick. I installed the Service Pack 4 before updating the Core Generator. Now I'm ready to try to squeeze the DDR controller into the FT256 package.

Thanks a lot!

(Nestor)

这看起来是正确的 - 感谢更新。
您可能还会发现这些有用：
-MIG用户指南（单击您在CoreGen中显示的屏幕上的查看用户指南）
-http：//www.xilinx.com/support/answers/29312.htm(MIG v2.0-版本说明和9.2i IP更新2的已知问题（9.2i_IP2））
祝你好运，
BT
消息由timpe于02-03-2008 07:54 PM编辑



以下为原文

That looks right - thanks for the update. You may also find these useful:-MIG user guide (click View User Guide from the screen you displayed in CoreGen)-http://www.xilinx.com/support/answers/29312.htm  (MIG v2.0 - Release Notes and Known Issues for 9.2i IP Update 2 (9.2i_IP2)) Good luck,bt  

Message Edited by timpe on 02-03-2008 07:54 PM

嗨，MIG工具为FT256封装创建了一个DDR控制器，但遗憾的是它使用3个存储区（2V5）与存储器芯片（数据x16）连接，留下太少的引脚供我使用3V3（一个存储区有35个引脚）
。
该工具运行正常，但我的设计需要在包装方面进行升级......）o：我已经改为FG320，现在我正在使用一个半银行用于DDR。谢谢你的支持。
（O：（内斯特）



以下为原文

Hi,

The MIG tool created a DDR controller for the FT256 package, but unfortunately it uses 3 banks (2V5) to interface with the memory chip (data x16) leaving too few pins for me to use with 3V3 (one bank with 35 pins). The tool worked ok, but my design will need an upgrade in terms of packaging...  )o:

I already changed to FG320 and now I'm using one and half banks for DDR.

Thanks again for you support.  (o:

(Nestor)

很高兴帮助 - 好运。
BT



以下为原文

Glad to help -good luck. bt

嗨ncfernan
我已经将Spartan-3E入门套件与32M x 16 DDR内存设备连接到XC3S500E-4FG320，现在我尝试为ddr开发一个非常简单的测试，但我不知道如何开始开发以及如何使用mig生成器
......我读了很多帖子，但我很困惑......你能帮助我吗？
非常感谢，
Alexgiul



以下为原文

Hi ncfernan I have also the Spartan-3E Starter kit with a 32M x 16 DDR memory device tied to an XC3S500E-4FG320 and now I trying to develop a very SIMPLE test for the ddr but I don't know how start the develop and how use the mig generator... I read a lot of post, but I'm very confused...can you help me? Thanks a lot,  Alexgiul

大家好，
我用MIG生成了Spartan3e入门套件上DDR的核心，我尝试生成位文件......
我也手动修改了ucf文件来执行一些测试，但是当我在fpga上下载它时，我可以看到这种行为：
cntrl0_led_error_output1 ligtht on;
cntrl0_data_valid_out，但功率低于其他人;
cntrl0_init_done：out std_logic亮起;
我觉得有些东西不能正常工作，但我不知道在哪里和哪里......
ddr_controller.rar 49 KB



以下为原文

Hi everybody, I have generated with MIG the core for my DDR on the Spartan3e Starter Kit and I try to generate the bit file... I have also hand modified the ucf file to perform some tests, but when I download it on the fpga, I can see this behavior: cntrl0_led_error_output1 ligtht on;
cntrl0_data_valid_out ligtht on but with less power than the others;
cntrl0_init_done : out std_logic light on;
I think that something is not working properly but I dont know what and where..
            ddr_controller.rar ‏49 KB

嗨先生Timpe，
我已经生成并编译了DDR Core（Synthetize），但是当我尝试实现设计时，我在ucf文件上遇到了很多错误。
这是错误：
ngdbuild -ise“E：/ Xilinx Work / ddr_ise / ddr_ise.ise”-intstyle ise -dd _ngo -sd“E：/ Xilinx Work / ddr_ise”-nt timestamp -uc“vlog_bl2cl25.ucf”-p xc3s500e-fg320-4
“vlog_bl2cl25.ngc”vlog_bl2cl25.ngd是cmd
命令行：C： Xilinx92i  bin  nt  ngdbuild.exe -ise E：/XilinxWork/ddr_ise/ddr_ise.ise -intstyle ise -dd _ngo -sd E：/ Xilinx Work / ddr_ise -nttimestamp -uc vlog_bl2cl25.ucf  -
p xc3s500e-fg320-4 vlog_bl2cl25.ngcvlog_bl2cl25.ngd
阅读NGO文件“E：/ Xilinx Work / ddr_ise / vlog_bl2cl25.ngc”......
将“vlog_bl2cl25.ucf”中的约束应用于设计...错误：NgdBuild：756  - “vlog_bl2cl25.ucf”第25行：在设计中找不到net（s）'sys_clk_ibuf'。
要禁止此错误，请指定正确的网络名称或删除约束.ERROR：NgdBuild：756  - “vlog_bl2cl25.ucf”第31行：在设计中找不到网络'infrastructure_top0 / clk_dcm0 / clk'。
要抑制此错误，请指定正确的网络名称或删除约束.ERROR：NgdBuild：756  - “vlog_bl2cl25.ucf”第35行：在设计中找不到网络'infrastructure_top0 / clk_dcm0 / clk90'。
我能做什么？
我有Spartan3E入门套件板。
最好的祝福，
AlexGiul



以下为原文

Hi Mr Timpe,
 
I have generated and compiled the DDR Core (Synthetize) but when I try to Implement the design I get a lot of errors on the ucf file.
 
This is the error:
 
ngdbuild -ise "E:/Xilinx Work/ddr_ise/ddr_ise.ise" -intstyle ise -dd _ngo  -sd "E:/Xilinx Work/ddr_ise" -nt timestamp -uc "vlog_bl2cl25.ucf" -p xc3s500e-fg320-4 "vlog_bl2cl25.ngc" vlog_bl2cl25.ngd is cmd
Command Line: C:Xilinx92ibinntngdbuild.exe -ise E:/Xilinx
Work/ddr_ise/ddr_ise.ise -intstyle ise -dd _ngo -sd E:/Xilinx Work/ddr_ise -nt
timestamp -uc vlog_bl2cl25.ucf -p xc3s500e-fg320-4 vlog_bl2cl25.ngc
vlog_bl2cl25.ngd
Reading NGO file "E:/Xilinx Work/ddr_ise/vlog_bl2cl25.ngc" ...
Applying constraints in "vlog_bl2cl25.ucf" to the design...
ERROR:NgdBuild:756 - "vlog_bl2cl25.ucf" Line 25: Could not find net(s)
   'sys_clk_ibuf' in the design.  To suppress this error specify the correct net
   name or remove the constraint.
ERROR:NgdBuild:756 - "vlog_bl2cl25.ucf" Line 31: Could not find net(s)
   'infrastructure_top0/clk_dcm0/clk' in the design.  To suppress this error
   specify the correct net name or remove the constraint.
ERROR:NgdBuild:756 - "vlog_bl2cl25.ucf" Line 35: Could not find net(s)
   'infrastructure_top0/clk_dcm0/clk90' in the design.
 
What can I do?
 
I have Spartan3E Starter Kit board.
 
Best Regards,
 
AlexGiul

嗨亚历克斯，我已经创建了MIG项目，我已经修改了Ucf文件，但没有任何事情发生在我的Leds都被关闭了。
至少你已经点亮了一个LED，你是如何修改项目以获得这个结果的？



以下为原文

hi Alex, i have created the MIG project ok, I have modified the Ucf file but nothing happens to me the Leds are all light off. At least you have lighted on a LED, how did you modified the project to get this results.?