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嗨,
我做了一些计算,如果我将这个计算分成3或4个周期,模拟结果将为真。 如果我在1个时钟周期内完成这个计算,我得到的结果为FALSE。 如何计算此计算的传播时间? 我需要完成多少个周期并获得真正的价值? 关于模拟工具(Xsim)的这个问题? 或者在实践中是否有可能在1个周期内工作?(在地点和路线之后) - 乘 piksX(inp_clen-1))然后 piksX_fl(inp_rlen-1))然后 piksY_fl 以上来自于谷歌翻译 以下为原文 Hi, I did some calculations, if i divide this calculation into 3 or 4 cycles,simulation results coming TRUE. If i did this calculations in 1 clock cycle, i'm getting FALSE results. How can i calculate propagation time of this calculations? How many cycles that i need to complete and get true values? This problem about simulation tool(Xsim) ? Or Is there possibility of works in 1 cycle in practice?(after place&route) --multiply piksX <= ratio_c*(cntX+1);--fixdt(40,16) piksY <= ratio_r*(cntY+1);--fixdt(40,16) --cast piksX_fl <= piksX(39 downto 16);--u24 piksY_fl <= piksY(39 downto 16);--u24 --comparasion and assignment if (piksX_fl>(inp_clen-1)) then piksX_fl <= to_unsigned(0,8)&(inp_clen-1); end if; if (piksX_fl<1) then piksX_fl <= to_unsigned(1,24); end if; if (piksY_fl>(inp_rlen-1)) then piksY_fl <= to_unsigned(0,8)&inp_rlen-1; end if; if (piksY_fl<1) then piksY_fl <= to_unsigned(1,24); end if; --difference DeltaX <= piksX - shift_left(piksX_fl,16);--fixdt(40,16) DeltaY <= piksY - shift_left(piksY_fl,16);--fixdt(40,16) --multiply and summing IndQ1 <= (piksY_fl-1)*inp_rlen + piksX_fl -1; --orgin IndQ2 <= (piksY_fl)*inp_rlen + piksX_fl -1; --aşağı IndQ3 <= (piksY_fl-1)*inp_rlen + (piksX_fl+1) -1 ; --sağ IndQ4 <= (piksY_fl)*inp_rlen + (piksX_fl+1) -1; --sağ alt --difference DeltaX_comp <= shift_left(to_unsigned(1,40),16) - DeltaX;--fixdt(40,16) DeltaY_comp <= shift_left(to_unsigned(1,40),16) - DeltaY;--fixdt(40,16) |
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4个回答
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嗨,
我在Vivado进行了时序分析,找到了最长的延迟(Logic&amp; Route)。 然后进行流水线操作,我重新编码状态机,并找到代码正常工作的最大允许频率。 最好的祝福 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, I did timing analysis in Vivado to find longest delay(Logic&Route). Then doing pipelining, i recode the state machine and i find maximum allowable frequency that the code works properly. Best regards View solution in original post |
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嗨,我从不同的角度来看待这个问题对我来说这看起来像是时间问题(当你说路线后模拟时)。
在单个时钟周期中,您可能面临一些违规并且结果不正确。 我可以知道你的时钟频率是多少? 什么是设置和保持松弛?当您在多个时钟周期中执行此操作时,您实际上正在划分此逻辑并引入管线并获得预期结果(因为时间已满足)。谢谢,Yash 以上来自于谷歌翻译 以下为原文 Hi, I am looking into this issue from different perspective for me this looks like issue with timing (when you say post-route simulation). In single clock cycle you might be facing some violations and results are not correct. May I know what is your clock frequency? what is setup and hold slack? When you are doing this operation in multiple clock cycle, you are actually dividing this logic and introducing pipe line and getting expected results (because timing is met). Thanks, Yash |
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是的,你是对的。
我有27MHz的时钟频率,我想在1个时钟周期内完成这些过程。 (约38ns) 我使用的是Zynq 7020型号。 我怎么说合成前的松弛时间? 我如何估计在1个周期内完成所有过程? 我可以通过模拟进行验证吗? 谢谢 的Berker 以上来自于谷歌翻译 以下为原文 Yes, You're absolutely right. I have 27MHz clock frequency and i want to do these process in 1 clock cycle. (About 38ns) I use Zynq 7020 model. How can i say slack times before synthesis? How can i estimate to do or not all process in 1 cycle? Can i validate also with simulation? Thanks Berker |
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嗨,
我在Vivado进行了时序分析,找到了最长的延迟(Logic&amp; Route)。 然后进行流水线操作,我重新编码状态机,并找到代码正常工作的最大允许频率。 最好的祝福 以上来自于谷歌翻译 以下为原文 Hi, I did timing analysis in Vivado to find longest delay(Logic&Route). Then doing pipelining, i recode the state machine and i find maximum allowable frequency that the code works properly. Best regards |
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只有小组成员才能发言,加入小组>>
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请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
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