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你好,
在从FILO同步操作中,当SLWR被断言时,数据将被写入FIFO,在CLK的每个上升沿上,FIFO指针递增。 在这里,我的问题是,是否有任何选项可以在CLK的下降沿从数据总线上采样数据。 谢谢, 苏巴拉岛 以上来自于百度翻译 以下为原文 Hi, In Slave firo sync operation, while the SLWR is asserted, data will be written into the FIFO, on every rising edge of the CLK and the FIFO pointer is incremented. Here my question is that, is there any option to sample the data from data bus on the falling edge of the CLK. Thanks, Subbarao. |
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1个回答
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你试图改变“有效时钟边缘”到“负”中的“接口定义”的GPIF II项目的网页设计师。
当做, 西克里希纳。 以上来自于百度翻译 以下为原文 Have you tried changing the "Active clock edge" to "Negative" in the "Interface Definition" page of the GPIF II designer project. Regards, sai krishna. |
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗?
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