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寻求为FIR滤波器实现无乘法器的乘法器

问答对人有帮助，内容完整，我也想知道答案 0 大家好，如果这是错误的论坛，请道歉，如果有人指向正确的论坛，我将不胜感激。免责声明：我是VHDL的新手。我正在寻求为FIR滤波器实现无乘法器的乘法器。我想尽可能地做到一般，所以我不想硬编码我的组件展示位置。是否有一种程序生成组件的好方法（即乘数）？我在CSD中编码了常数被乘数的数字，并将其存储为字符串，我通过'generic'语句将其传递给组件。现在我试图使用生成循环（循环遍历字符串）来放置加法器，减法器和移位器。问题是一个加法器/减法器的输出直接输入到下一个输入器的输入端，由于存在未知数量的加法器，我不能事先声明信号。最好的方法是什么？以上来自于谷歌翻译以下为原文 Hi all, apologies if this is the wrong forum for this, it would be much appreciated if someone could point toward the right one. Disclaimer: I'm new to VHDL. I'm looking to implement a multiplier-less multiplier for an FIR filter. I'm trying to be as general as possible, so I don't want to hard-code my component placements. Is there a good method of procedurally generating a component (i.e. a multiplier)? I've encoded the digits of the constant multiplicand in CSD and stored it as string which I'm passing into the component via a 'generic' statement. Now I'm attempting to use a generate loop (looping over the string) to place adders, subtractors, and shifters. The issue is that the output of one adder/subtractor is piped directly into the input of the next one and since there is an unknown amount of adders, I can't declare the signals before hand. What's the best way to go about this? 0
2019-4-19 07:02:48　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报李宸如相关推荐 • 硬件乘法器是怎么实现的？ 334 • 怎么设计基于FPGA的WALLACETREE乘法器？ 1699 • 如何设计用于PFC的模拟乘法器？ 1302 • 乘法器 5417 • 用VHDL做软乘法器怎么做？ 3488 • 模拟乘法器为何没输出信号 39993 • Altera FPGA内置的乘法器为何是18位的？ 584 • 基于FPGA的高速流水线浮点乘法器该怎么设计？ 1676 • AVR的硬件乘法器8X8的吗？ 1134 • 乘法器 1819 2个回答

答案对人有帮助，有参考价值 0 您可以使用数组声明“通用”数量的信号。如果每个阶段都有共同的信号，则记录数组会有所帮助。即：输入my_signals是记录 i，q：签名（31 downto 0）; 结束记录; type my_signal_array是my_signals的数组（自然范围）; signal z：my_signal_array（0到GENERIC_VALUE）; ..... z（0）.I clk，real_in => z（n）.i，imag_in = z（n）.q，real_out => z（n + 1）.I，imag_out => z（n + 1）.q ）; 结束生成; use_block_B：如果不是use_block_A生成 INST：BLOCK_B（clk => clk，real_in => z（n）.i，imag_in = z（n）。q，real_out => z（n + 1）.I，imag_out => z（n + 1）。 q）; 结束生成; 结束生成; I_out q_out 无论如何，这是个主意。 “z”信号在体系结构中声明（不在生成内部），因此它对生成块是全局的。以上来自于谷歌翻译以下为原文 You can declare a "generic" number of signals using arrays. An array of records helps if there are common bundle of signals for each stage. i.e.: type my_signals is record i,q : signed(31 downto 0);end record;type my_signal_array is array(natural range <>) of my_signals;signal z : my_signal_array(0 to GENERIC_VALUE);.....z(0).I <= some_input..;z(0).q <= some_input...; stages : for n in z'range generatebegin use_block_A : if use_block_A generate INST : BLOCK_A ( clk => clk, real_in => z(n).i, imag_in = z(n).q , real_out => z(n+1).I , imag_out => z(n+1).q ); end generate; use_block_B : if not use_block_A generate INST : BLOCK_B ( clk => clk, real_in => z(n).i, imag_in = z(n).q , real_out => z(n+1).I , imag_out => z(n+1).q ); end generate;end generate; I_out <= z(GENERIC_VALUE).I; q_out <= z(GENERIC_VALUE).q; Anyway that's the idea. The "z" signal is declared in the architecture (not inside the generate), so that it is global to the generate blocks.

2019-4-19 07:14:06 评论举报陈鲜孰

答案对人有帮助，有参考价值 0 谢谢！这非常有帮助！以上来自于谷歌翻译以下为原文 Thanks! This was very helpful!

2019-4-19 07:33:26 评论举报陈晨