完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我的IP核都有Verilog和VHDL。
当我在ISE中使用它时,它没关系。 但是,当我把它放在VIVADO 2015.2时,它不起作用,错误信息是这样的: 我猜可能在VIVADO中有一些我想念的设置。 你能给我一些帮助吗? 谢谢, 卢 myip_cpci_slite_v2_0_project.rar 19 KB 以上来自于谷歌翻译 以下为原文 I have an IP core both have Verilog and VHDL. And when I use it in ISE, it's OK. But when i put it in VIVADO 2015.2 it dosen't work and the error message is like this: I guess that maybe there are some settings I miss in VIVADO. Can you give me some help? Thanks, Lew myip_cpci_slite_v2_0_project.rar 19 KB |
|
相关推荐
3个回答
|
|
嗨@lhbhp
如果打包IP并且您已选择合并文件组向导中的更改,则会发生这种情况。 有关详细信息,请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_2/ug1119-vivado-creating-packaging-ip-tutorial.pdf的第49页。 请重新打包IP,不要合并更改,看看是否有帮助。 谢谢,维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi @lhbhp This can occur if the IP is packaged and you have selected to merge the changes in the file groups wizard. Refer to page 49 of http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_2/ug1119-vivado-creating-packaging-ip-tutorial.pdf for deails. Please re-package the IP and do not merge the changes and see if that helps. Thanks,Vijay -------------------------------------------------------------------------------------------- Please mark the post as an answer "Accept as solution" in case it helped resolve your query. Give kudos in case a post in case it guided to the solution. |
|
|
|
嗨,@ vijayak
谢谢你的帮助。 在重新打包IP之前,我运行了Synthesis。 我得到了之前提到的错误。 所以你的意思是我不需要合成? 谢谢, 卢 以上来自于谷歌翻译 以下为原文 Hi,@vijayak Thanks for your help. Before I re-package IP, I run Synthesis. And I got that errors mentioned before. So you mean I don't need to Synthesis?Thanks,Lew |
|
|
|
嗨,@ vijayak
我也有...... 说。 在ISE中,“hit3408”可以成功调用pcislave.vhd pargen.v和busmaster.vhd。 在VIVADO 2015.2中,我创建了一个AXI slave lite IP核invovle hie3408,然后我得到了错误。 谢谢, 卢 以上来自于谷歌翻译 以下为原文 Hi,@vijayak I also have sth. to say. In ISE, the "hit3408" can call pcislave.vhd pargen.v and busmaster.vhd sucessfully. Here ,in VIVADO 2015.2 I create an AXI slave lite IP core invovle hie3408, and then I get the errors. Thanks, Lew |
|
|
|
只有小组成员才能发言,加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2427 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
755浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-22 01:39 , Processed in 1.353786 second(s), Total 81, Slave 64 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号