时序报告显示出最大值

我正在使用Synplify pro进行RTL合成。
我使用2个xilinx coregen PLL，一个产生125MHz，一个产生80MHz。
当我使用125MHz的时钟时，时序报告显示大约105MHz。
然而，当我使用80MHz代替125MHz时，由于某种原因，时序报告显示出最大值。
大约30MHz。
我确实检查了synplify报告，对于125MHz的情况，它显示请求的周期为8ns。
- 这对125MHz是正确的。
但对于80MHz的情况，该报告开始显示1.2ns的请求周期！
- 我不确定这是怎么发生的。
我检查了我的PLL，它正在生成正确的频率。
我只限制PLL输入。
可能会出现这样的情况：如果频率低于某个值，那么RTL代码会被合成出来还是什么？
在什么情况下，80MHz的速度可以在最佳情况下提供30MHz的频率，但125MHz的频率为105MHz？
请告诉我......
感谢致敬，
祖宾库马尔。



以下为原文

I was using Synplify pro for RTL synthesis.

I am using 2 xilinx coregen PLLs, one to generate 125MHz, one to generate 80MHz.

When I use a clock of 125MHz, then the timing report comes out showing about 105MHz.

However when  I use 80MHz in place of the 125MHz, then for some reason the timing report comes out showing a max. of about 30MHz.

I did check the synplify reports and for the 125MHz case, it shows requested period as 8ns. – which is correct for 125MHz.
But for 80 MHz case, the report starts to show a requested period of 1.2ns! – I am not sure how this can happen.

I have checked my PLL and it is generating the proper freq. I am only constraining the PLL input.

could there be a situation where if the freq falls below a certain value then the RTL code would get synthesized out or something?
In what case would a 80MHz speed give 30MHz in best case freq but 125MHz give 105MHz?


Do let me know …

Thanks and regards,
Zubin Kumar.