完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1895
|
嗨，先生/女士，
我如何通过chipcope查看我的设计中的任何信号。 总有一些信号在合成后被优化，我在chipcope中找不到信号。 是否有任何指导如何使用chipcope？ 谢谢。 以上来自于谷歌翻译 以下为原文 hi, sir/madam, how I can view any sigals in my design through chipscope. there are always some of the signals are optipimized after synthesizing, and I could not find the signals in chipscope. is there any guide to show how to using chipscope? thanks. 
0
|
|
相关推荐
5个回答
|
|
|
你好，
关于你的查询：总是有一些信号在合成后被优化 - >使用KEEP属性以避免修剪。 谢谢， 佳日 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hello, Regarding your query: there are always some of the signals are optipimized after synthesizing --> Use KEEP attribute to avoid trimming. Thanks, Yash View solution in original post |
|
|
|
|
|
您好，请查看本教程http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ug750.pdf用户指南.http：//www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/chipscope_pro_sw_cores_ug029。
PDF格式 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi, Check this tutorial http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/ug750.pdf User guide.. http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/chipscope_pro_sw_cores_ug029.pdfThanks,Vijay -------------------------------------------------------------------------------------------- Please mark the post as an answer "Accept as solution" in case it helped resolve your query. Give kudos in case a post in case it guided to the solution. |
|
|
|
|
|
你好，
请参考此UG：http：//www.xilinx.com/ise/verification/chipscope_pro_sw_cores_8_2i_ug029.pdf 谢谢， 佳日 以上来自于谷歌翻译 以下为原文 Hello, Please refer this UG: http://www.xilinx.com/ise/verification/chipscope_pro_sw_cores_8_2i_ug029.pdf Thanks, Yash |
|
|
|
|
|
你好，
关于你的查询：总是有一些信号在合成后被优化 - >使用KEEP属性以避免修剪。 谢谢， 佳日 以上来自于谷歌翻译 以下为原文 Hello, Regarding your query: there are always some of the signals are optipimized after synthesizing --> Use KEEP attribute to avoid trimming. Thanks, Yash |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1161浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
2627
