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我在ADCJ-DESIG中有一个转换率的问题。
我的配置是: *高功率 *连续模式 *决议:12B *转化率:50000个SPS *时钟频率:1600千赫 *输入范围:输入+/- Vref / 4 *缓冲器增益:8 数据表状态:(见附图截图)。 我对连续模式列感兴趣。 如果你的时钟频率超过了600千赫的数据表,程序就是一个错误消息,但是 数据表不允许这样做。 我试图用一个更高频率的外部源CLK。错误消息仍然存在。 我做错什么了? 如何达到50000或100000个SPS的较高采样率? 谢谢。 采样率 57.4 K 以上来自于百度翻译 以下为原文 I have a problem with conversion rate in ADC_DelSig. My config is: * High Power * Continuous Mode * Resolution: 12b * Conversion Rate: 50000 SPS * Clock frequency: 1600 KHz * Input Range: Input+/- Vref/4 * Buffer Gain: 8 The datasheet states: (See screenshot attached). I'm interested in the Continuous mode column. The program put's you an error message if you exceeds the 600KHz datasheet of clock frequency, but the datasheets don't sais that. I tried to put a external source clk with higher freq. The error message still apearing. What I'm doing wrong? How I could reach higher samples rates arround 50000 or 100000 SPS? Thanks.
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1个回答
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问题不是ADC。
该问题被发现是INS放大器增益*带宽乘积:G*B= 3MHz。 不是DAC本身的限制,它是速度限制和我的INS AMP的能力。 提供了一个没有过渡错误的稳定数据。 所以解决方案是降低INS放大器的增益。 以上来自于百度翻译 以下为原文 The problem is not the ADC. The problem was found to be the Ins Amp Gain*Bandwidth product: G*B=3MHz. Is not a limitaton of the DAC itself, insted of is the speed limitation and the capability of my Ins Amp to provided me a stable data with no transitions errors. So the solution is to g down the Ins Amp Gain. |
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