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我发现了一个应用笔记，描述了Virtex 4中LVDS DDR接口的实现，它使用了位滑动对齐和训练序列来实现500Mb / s的数据速率。
有没有人能够在不使用位滑动对齐和训练模式的情况下在virex 4中实现750Mb / s的数据速率？ Virtex 4在-11速度等级的数据速率是750Mb / s是一个现实的目标吗？ 谢谢您的帮助 以上来自于谷歌翻译 以下为原文 I found an app note describing an implementation for an LVDS DDR interface in the Virtex 4 which used Bit slip alignment and training sequences to achieve a data rate of 500Mb/s. Has anyone been able to achieve data rates of 750Mb/s in a virex 4 without the use of bit slip alignment and training patterns? Is a data rate of 750Mb/s for a Virtex 4 in a -11 speed grade a realistic goal? Thanks for the help 
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3个回答
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我也有这个问题！
让我们希望这里有人能够提供一些有用的信息。 以上来自于谷歌翻译 以下为原文 I have exactly this question also! Let's hope someone here can chime in with some useful info. |
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如何获得串行数据的位时钟？
这是一个源同步系统吗？ - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 How do you obtain the bit clock for the serial data coming in? Is this a source synchronous system ?- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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是的，这是一个源同步接口。
与输入数据相关联的时钟的上升沿名义上以有效数据眼为中心。 模数转换器生成的数据和时钟不提供任何类型的训练模式，所以我的假设是我不能使用xapp705中描述的位滑动和字对齐功能 谢谢 以上来自于谷歌翻译 以下为原文 Yes, this is a source-synchronous interface. The rising edge of the clock associated with the input data is nominally centered in the valid data eye. The analog-to-digital converter generated the data and clock does not provide any sort of training pattern so my assumption is that I can not use the bit slip and word aligment function as described in xapp705 Thanks |
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只有小组成员才能发言，加入小组>>
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