完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
如果我在其中一个存储器上使用32位三态输出，则合成器会添加一个切片。
有人能告诉我内部三态缓冲器在FPGA架构中的位置（我得到了kintex 7）吗？ 我在CLB指南中找了它，但没找到任何东西...... 以上来自于谷歌翻译 以下为原文 If I use a 32-bit tri-state output on one of my memories, the synthesizer adds one slice. Can someone tell me where internal tri state buffers are located in the architecture of an FPGA (I got kintex 7)? I looked for it in the CLB guide, but didn't find anything... 
0
|
|
相关推荐
5个回答
|
|
|
>有人可以告诉我内部三态缓冲器在FPGA架构中的位置
现代FPGA中没有内部三态缓冲器。 三态缓冲区仅存在于IO中以支持双向缓冲区。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 > Can someone tell me where internal tri state buffers are located in the architecture of an FPGA There are no internal tri-state buffers in modern FPGAs. Tri-state buffers only exist in the IO to support bi-directional buffers. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.comView solution in original post |
|
|
|
|
|
这些是3状态IOBUFS。
IOBUFDS。 http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf 以上来自于谷歌翻译 以下为原文 These are 3-state IOBUFS. IOBUFDS. http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf |
|
|
|
|
|
>有人可以告诉我内部三态缓冲器在FPGA架构中的位置
现代FPGA中没有内部三态缓冲器。 三态缓冲区仅存在于IO中以支持双向缓冲区。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 > Can someone tell me where internal tri state buffers are located in the architecture of an FPGA There are no internal tri-state buffers in modern FPGAs. Tri-state buffers only exist in the IO to support bi-directional buffers. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
在Kintex 7 FPGA中没有具有3态输出的存储器。
如果要在多个选项之间进行选择，则必须使用多路复用器而不是输出启用。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 There are no memories with 3-state outputs in Kintex 7 FPGAs. If you want to select between many you have to use a mux instead of an output enable.- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
|
|
|
|
|
作为解决方案，很难在您的一个帖子之间进行选择。
谢谢！ 以上来自于谷歌翻译 以下为原文 It was hard to select between one of your posts as the solution. Thank you! |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1148浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
582浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
448浏览 1评论
2003浏览 0评论
727浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2822
评论
淘帖
1680
