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你好。
我试图让“Test bench Waveform”中的时钟表现得有点不同: 我想自己设定它的价值,就像信号一样。 看下面的图片,并告诉我如何做到这一点: 以上来自于谷歌翻译 以下为原文 Hello. I am trying to make a clock in "Test bench Waveform" behave a bit differently: I would like to set it's values myself, much like signals. see the below picture, and tell me how can I do it as well: |
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7个回答
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目前还不清楚你想要做什么,但你可以在模拟中处理输入端口,你正在以与任何其他输入端口相同的方式调用时钟,并提供你想要的任何刺激。
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 It isn't clear what you want to do, but there you can certainly treated the input port in your simulation that you are calling a clock in the same way as any other input port and provide any stimulus that you wish.------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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我想使用测试平台来确定信号的行为(Y [0] -Y [3])并且还要破坏时钟的(En)行为。
在图片中,您可以看到时钟具有允许您更改信号的蓝线,当我创建测试台波形时,我不会在时钟上获得那些蓝线。 我怎样才能实现呢? 以上来自于谷歌翻译 以下为原文 I want t use the test bench in order t determine the signal's behavior (Y[0]-Y[3]) and to dertemine the clock's (En) behavior as well. in the picture, you can see that the clock has the blueish lines that allows you to change the signal, and when I create a Test Bench Waveform I don't get those blue lines on the clock. How can I make it happen? |
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对不起,但是你仍然不太清楚你想要实现什么,什么不起作用。
使用测试台,您只能为输入提供刺激。 然后你观察输入(已知,因为你刚刚指定它们)和输出。 你把En信号称为时钟有点令人困惑。 通常,时钟从高到低振荡并使系统的不同部分同步,但是你的高频并保持高频。 以上来自于谷歌翻译 以下为原文 I'm sorry, but it's still not really clear what you're trying to achieve and what's not working. With a test bench, you can only provide stimulus to inputs. Then you observe the inputs (which are known, because you've just specified them) and the outputs. It's a bit confusing that you call your En signal a clock. Normally a clock oscillates from high to low and synchronises the different parts of a system, but yours just goes high and stays high. |
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我的问题是如何在不制作En时钟的情况下创建测试台波形。
我希望它是一个常规输入信号,但ISE 9.2i让我选择其中一个信号作为时钟。 以上来自于谷歌翻译 以下为原文 My question is how can I create a test bench waveform without making En a clock. I want it to be a regular input signal but the ISE 9.2i is making me choose one of the signals as a clock. |
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不知道!
我没有长时间使用测试平台波形,因为它们在最新版本的ISE中不受支持。 HDL测试平台肯定会让您按照自己想要的方式无限制地驱动所有信号,因为它们不区分什么是时钟而不是时钟。 请考虑阅读XAPP199:http://www.xilinx.com/support/documentation/application_notes/xapp199.pdf 以上来自于谷歌翻译 以下为原文 Dunno! I haven't used test bench waveforms in a long time as they're not supported in recent versions of ISE. An HDL test bench would certainly let you drive all signals your way you want to without limitation, as they make no distinction about what is and isn't a clock. Consider reading XAPP199: http://www.xilinx.com/support/documentation/application_notes/xapp199.pdf |
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ofir_michael写道:
我的问题是如何在不制作En时钟的情况下创建测试台波形。 我希望它是一个常规输入信号,但ISE 9.2i让我选择其中一个信号作为时钟。 是时候学习如何编写真正的测试平台了。 ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 ofir_michael wrote:It's time for you to learn how to write a real testbench. ----------------------------Yes, I do this for a living. |
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我知道怎么做。
我只需要在我的作业中显示图表。 告诉我如何使我的测试平台像我添加的图片一样。 而已。 以上来自于谷歌翻译 以下为原文 I do know how to. I just need to display the graphs in my assigment. Just tell me how can I make my test bench like the picture I added. thats it. |
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只有小组成员才能发言,加入小组>>
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