FIFO不工作

嘿，我正在开发一个小代码，它是大型项目的一部分，需要使用串口与计算机通信。
我正在使用Digilent Genesys板，Virtex 5，我正在使用XST进行合成。
这是我与Xilinx的第一个项目（我来自Altera和Actel），所以我可能正在做/配置错误......
所以，代码是这样的，我有一个串行接收器8bfifo 8级和串行输出。
我使用的波特率是115.2kbps。
它不是最优化的代码，我知道... FSM有9个状态，但它是一个快速测试，我认为它应该可以工作。
会发生的是，如果我将串行输入直接连接到串行输出，一切正常，但是，当我把FIFO放在两者的中间时，它不起作用，我没有收到正确的数据（我有
UART接收器输出上的LED）。
所以，这里有代码的重要部分：（newData是接收到8b时为1个Tbaud的信号。）
U0：波特率端口映射（clk，baud）;
U1：uartTX端口映射（波特，newData，dataToPC，结束，txOut）;
U2：uartRX端口映射（波特，Rs1Rx，dataFromPC，newData）;
--U3：startGen端口映射（clk，start，x“0001”，x“FFFA”）;
--U4：FIFO端口映射（baud，newData，dataFromPC，dataToPC）;
dataToPC
在这里你可以看到它是如何工作的（粉红色是我发送的，黑色是我在PC端收到的）
这是代码，当它不起作用时：
U0：波特率端口映射（clk，baud）;
U1：uartTX端口映射（波特，newData，dataToPC，结束，txOut）;
U2：uartRX端口映射（波特，Rs1Rx，dataFromPC，newData）;
--U3：startGen端口映射（clk，start，x“0001”，x“FFFA”）;
U4：FIFO端口映射（baud，newData，dataFromPC，dataToPC）;
--dataToPC
至于FIFO代码：
处理（ICLK，enFIFO）
开始
如果iclk'event和iclk ='1'则
如果enFIFO ='1'那么
fifor
在这里，我得到的截图：
怎么了？
我配置错了吗？
为什么我连接它不起作用？
我可以期待前8个数据输入中的一些随机内容，因为我没有重置位，但是没有重置...
我只有一个警告，即结束的信号没有做任何事情。
我还添加了整个事物的vhdl代码......
谢谢！
塞尔吉
UARTnew.rar 4 KB



以下为原文

Hey, I'm developing a small code, that is part of larger project, that needs to comunicate with the computer using serial. I'm using a Digilent Genesys board, Virtex 5, and I'm using XST for synthesis. It is my first project with Xilinx (I come from Altera and Actel) , so I might be doing/configuring something wrong...

So, the code goes like this, I've a serial receiver a 8bfifo with 8 stages and a serial out. The baud rate I'm using is 115.2kbps. It is not the most optimized code, I know... FSM with 9 states, but it was a quick test , and I think it should work anyways.

What happens is that, if I connect the serial input to the serial output directly, everything works, however, when I put the FIFO in the middle of the two, it does not work, I don't receive the right data (I have LEDs on the output of the UART receiver).

So, here you have the significant parts of the code when it works: (newData is a signal that is 1 one Tbaud when 8b are received.)
U0: baudrate port map(clk,baud);U1: uartTX port map(baud,newData,dataToPC,ended,txOut);U2: uartRX port map(baud,Rs1Rx,dataFromPC,newData);--U3: startGen port map(clk,start,x"0001",x"FFFA");--U4: FIFO port map(baud,newData,dataFromPC,dataToPC);dataToPC <= dataFromPC;Here you can see how is working (pink is what I send, black what I receive in the PC side)



An here is the code when it does not work:
U0: baudrate port map(clk,baud);U1: uartTX port map(baud,newData,dataToPC,ended,txOut);U2: uartRX port map(baud,Rs1Rx,dataFromPC,newData);--U3: startGen port map(clk,start,x"0001",x"FFFA");U4: FIFO port map(baud,newData,dataFromPC,dataToPC);--dataToPC <= dataFromPC;
As for the FIFO code:
process(iclk,enFIFO)beginif iclk'event and iclk='1' thenif enFIFO = '1' thenfifor <= fifor(55 downto 0) & iData;elsefifor <= fifor;end if;elsefifor <= fifor;end if;end process;oData <= fifor(63 downto 56);
Here, a screenshot of what I get:


What's wrong? Am I configuring something wrong? Why when I connect it does not work? I could expect some random stuff in the first 8 data inputs, since I don't reset the bits, but not after...


I only have one warning which is that the ended signal is not doing anything.



I also added the vhdl code of the whole thing...

Thanks!
Sergi





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