做了针高但fpga没有运行

在DONE变为高电平后尝试再发出12个或CCLK脉冲。
在“Spartan-3配置用户指南”中，这是启动顺序的一部分。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

Try issuing another 12 or CCLK pulses after DONE goes high.  In the Spartan-3 Configuration User Guide, this is part of the Startup Sequence.
 
-- Bob Elkind
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

还要检查你的bitgen设置。
如果从JTAG配置启动时钟
将由Impact软件自动切换到JTAG。
如果您已手动设置
启动时钟到JTAG，然后尝试从PROM或Flash设备启动
没有多少CCLK脉冲会启动FPGA。
确保设置为（默认）
CCLK。
我在Virtex 5中看到的另一个问题是，当运行奴隶时，而不是Spartan 3
串行模式和运行速度非常快（V5配置为100 MHz），有时候
V5启动逻辑将锁定，因为DONE引脚在静止时被采样
上升。
在这种情况下，减慢CCLK或驱动DONE为高，或使用“内部
完成管道“将解决问题。
-  Gabor
-  Gabor



以下为原文

Also check your bitgen settings.  If you are configuring from JTAG, the startup clock
will automatically be switched to JTAG by the Impact software.  If you have manually set the
startup clock to JTAG and then tried to start up from a PROM or Flash device, then
no number of CCLK pulses will start up the FPGA.  Make sure the setting is (default)
CCLK.
 
Another issue I've seen with Virtex 5, but not Spartan 3, is that when running slave
serial mode and running really fast (V5 configures at 100 MHz), then sometimes
the V5 startup logic will lock up because the DONE pin is sampled while it is still
rising.  In that case, slowing down CCLK or driving DONE high, or using the "internal
DONE pipe" will fix the problem.
 
-- Gabor
-- Gabor