IBUFG的输出有问题

嗨，
这些是警告，而不是错误。
我将使用fpga_editor查看生成的硬件。
在那里你可以很好地看到放置的内容以及连接方式。
有一个很好的综合 
Eilert



以下为原文

Hi,
these are warnings, not errors.
I would take a look at the resulting hardware with the fpga_editor.
There you can see exatly what has been placed and how it is connected.
 
Have a nice synthesis
  Eilert

建议你发布实例化时钟路径的代码。
您定位的是哪种FPGA器件？
BUFG输出上是否有任何未修剪的负载？
如果没有，BUFG也将被修剪，IBUFGDS将无负载。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

• Suggest you post your code which instantiates the clock path.
  
• Which FPGA device are you targeting?
  
• Are there any loads on the BUFG output which aren't trimmed?  If not, BUFG will also be trimmed, and IBUFGDS will be loadless.
  

- Bob Elkind
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

请参阅以下代码来实现组件：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;实体ASSEMBLAGE isPort（CLK_POSITIVE：在STD_ULOGIC中; CLK_NEGATIVE：在STD_ULOGIC中）; end ASSEMBLAGE;
体系结构的行为是组件IBUFGDSPORT（O：out STD_LOGIC; I：在STD_LOGIC中; IB：在STD_LOGIC中）;结束组件;
组件BUFGPORT（O：out STD_ULOGIC; I：in STD_ULOGIC）; end component; signal Lclk：STD_ULOGIC; signal Lclk1：STD_ULOGIC; beginmodule1：IBUFGDSport map（O => Lclk1，I => CLK_POSITIVE，IB => CLK_NEGATIVE）; module2：
BUFGport地图（O => Lclk，I => Lclk1）;
我削减了我的程序，Lclk用作主时钟。
fpga是Virtex II pro fg256



以下为原文

See as bellow the code to instanciate the components:
 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity ASSEMBLAGE is
Port (
              CLK_POSITIVE      : in  STD_ULOGIC;
              CLK_NEGATIVE       : in  STD_ULOGIC
       );
end ASSEMBLAGE;

architecture Behavioral of ASSEMBLAGE is



component IBUFGDS
PORT (     
              O                     : out STD_LOGIC;
              I                    : in STD_LOGIC;
              IB                    : in STD_LOGIC
              
       );
end component;    

component BUFG
PORT (     
              O                     : out STD_ULOGIC;
              I                    : in STD_ULOGIC
            
          
       );
end component;


signal Lclk                    :STD_ULOGIC;
signal Lclk1                    :STD_ULOGIC;

begin

module1: IBUFGDS
port map(
                        O         =>     Lclk1,
                        I         =>     CLK_POSITIVE,
                        IB          =>     CLK_NEGATIVE
            );


module2: BUFG
port map (     
              O                     =>     Lclk,
              I                    =>     Lclk1
            
          
       );
 
I cut my programme, Lclk is use as the main clock. The fpga is a Virtex II pro fg256

mansgueg写道：
在我的设计中，我分配了一个差分时钟（来自2个输入引脚）。
我使用IBUFGDS并将输出放到BUFG组件。
然而，这个IBUFG的输出似乎有问题。
当我实现我的设计时，Xilinx会返回错误：
警告：NgdBuild：478  - 带时钟驱动器模块2的时钟网络Lclk无时钟驱动警告：参数：288  - 信号Lclk1无负载。
PAR不会尝试路由此信号。
module2是BUFG组件，网络Lclck是这个组件的输出，并连接到架构的每个组件的clk输入。
信号Lclk1是IBUFGDS的输出，并连接到BUFG的输入。
你知道如何解决问题吗？
谢谢你提前
一旦实例化IBUFGDS，就不需要在结果信号上实例化BUFG。
----------------------------是的，我这样做是为了谋生。



以下为原文

 

mansgueg wrote:
In my design, I distribute a differential clock (from 2 input pins). I use the IBUFGDS and put the output to a BUFG component. However the output of this IBUFG seem to have a problem. When I implement my design, Xilinx return an error:
 
WARNING:NgdBuild:478 - clock net Lclk with clock driver module2 drives no clock
WARNING:Par:288 - The signal Lclk1 has no load.  PAR will not attempt to route this signal.
 
 
The module2 is the BUFG component, the net Lclckis the output of this one and is connected to the clk input of each component of the architecture. The signal Lclk1 is the output of the IBUFGDS and is connected to the input of the BUFG. Do you know how to solve problems ?
 
Thanks by advance

Once you instantiate the IBUFGDS, there is no need to instantiate a BUFG on the resulting signal.
 
----------------------------Yes, I do this for a living.

我和你在一起，但是为什么xilinx在IBUFDS之后展示了一个BUFG的例子？



以下为原文

I aggre with you, but why xilinx showing an example with a BUFG after a IBUFGDS ?

马那瓜写道：
我同意你的意见，但是为什么xilinx在IBUFDS之后展示了一个BUFG的例子？
我不知道。
----------------------------是的，我这样做是为了谋生。



以下为原文

 

mansgueg wrote:
I aggre with you, but why xilinx showing an example with a BUFG after a IBUFGDS ?

I have no idea.
 
----------------------------Yes, I do this for a living.

>一旦实例化IBUFGDS，就不需要在结果信号上实例化BUFG。
这不对。
IBUFGDS只是应该用于时钟网络的差分输入缓冲器。
它不包括实际的全局时钟分配缓冲区（BUFG）。
您可能会发现综合正在检查您的时钟网络并发现没有BUFG，并在您的设计中添加一个，因此无需额外实例化即可工作。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com



以下为原文

> Once you instantiate the IBUFGDS, there is no need to instantiate a BUFG on the resulting signal.
 
This isn't right.  The IBUFGDS is just the differential input buffer that should be used for clock networks.  It does not include the actual global clock distribution buffer (BUFG).
 
You may be finding that synthesis is examing your clock network and finding that no BUFG is present and adding one to your design so it works without the extra instantiation.
 
------Have you tried typing your question into Google?  If not you should before posting.
Too many results?  Try adding site:www.xilinx.com

在您的原始帖子中，您指出警告消息是：
警告：NgdBuild：478  - 带时钟驱动器模块2的时钟网Lclk无时钟驱动
警告：参数：288  - 信号Lclk1无负载。
PAR不会尝试路由此信号。
哪个匹配您发布的代码，因为没有使用module2（BUFG）的Lclk输出，这可能会修剪实例化并导致第二个警告。
除非，这不是一个直接的剪切和粘贴，并有错别字。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com



以下为原文

In your original post your indicated that the warning messages were:
 
WARNING:NgdBuild:478 - clock net Lclk with clock driver module2 drives no clock
WARNING:Par:288 - The signal Lclk1 has no load.  PAR will not attempt to route this signal.
 
Which matches the code that you posted as there is no use of the Lclk output from module2 (BUFG), which likely trimmed the instantiation and resulted in the second warning.
 
Unless, this was not a direct cut-and-paste and there are typos.
 
------Have you tried typing your question into Google?  If not you should before posting.
Too many results?  Try adding site:www.xilinx.com

mcgett写道：
>一旦实例化IBUFGDS，就不需要在结果信号上实例化BUFG。
这不对。
IBUFGDS只是应该用于时钟网络的差分输入缓冲器。
它不包括实际的全局时钟分配缓冲区（BUFG）。
您可能会发现综合正在检查您的时钟网络并发现没有BUFG，并在您的设计中添加一个，因此无需额外实例化即可工作。
好吧，我知道我并不疯狂......但我刚刚打开了一个采用差分时钟输入的设计，将其运行到IBUFGDS中，其输出在DCM上输入CLK_IN。
这是在Virtex-4中。
查看FPGA编辑器，该信号没有推断出BUFG。
----------------------------是的，我这样做是为了谋生。



以下为原文

 

mcgett wrote:
> Once you instantiate the IBUFGDS, there is no need to instantiate a BUFG on the resulting signal.
 
This isn't right.  The IBUFGDS is just the differential input buffer that should be used for clock networks.  It does not include the actual global clock distribution buffer (BUFG).
 
You may be finding that synthesis is examing your clock network and finding that no BUFG is present and adding one to your design so it works without the extra instantiation.
 

OK, I knew I wasn't crazy ... but I just opened up a design that takes a differential clock input, runs it into an IBUFGDS whose output feeds CLK_IN on a DCM. This is in Virtex-4. Looking in the FPGA editor, there's no inferred BUFG on that signal.
 
----------------------------Yes, I do this for a living.

好吧，我知道我并不疯狂......但我刚刚开辟了一个需要的设计 
差分时钟输入，将其输入到输出馈送的IBUFGDS中
DCM上的CLK_IN。
这是在Virtex-4中。
查看FPGA编辑器，
对该信号没有推断的BUFG。
好的，但这不是OP使用的拓扑。
GC输入到DCM有专用路径（不使用BUFG）。
IBUFGDS  - > DCM  - > BUFG是正常的，因为IBUFGDS  - > BUFG
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com



以下为原文

OK, I knew I wasn't crazy ... but I just opened up a design that takes a differential clock input, runs it into an IBUFGDS whose output feeds CLK_IN on a DCM. This is in Virtex-4. Looking in the FPGA editor, there's no inferred BUFG on that signal.
 
Ok, but this isn't the topology that is being used by the OP.  There are dedicated routes from the GC inputs to the DCM (you don't use a  BUFG).
 
IBUFGDS -> DCM -> BUFG is normal  as is IBUFGDS -> BUFG
------Have you tried typing your question into Google?  If not you should before posting.
Too many results?  Try adding site:www.xilinx.com

我写道，我提出了我的程序，我在我的架构中使用这个Lclk用于其他组件。



以下为原文

I wrote that I cuted my programme, I use this Lclk on my architecture for other component.

我认为，时钟实例化本身没有问题。
某处
在你的其余代码中，你将Lclk信号附加到“非时钟”加载或者没有
负载。
我没有在你的顶层模块中看到任何输出端口。
如果那不是因为你
将它们从帖子中删除，然后合成应该完全消除整个设计。
使用您发布的代码部分调试此问题是不可能的。
-  Gabor



以下为原文

The point I think, is that there is no problem with the clock instantiation itself.  Somewhere
in the rest of your code, you attach the Lclk signal to "non-clock" loads or prehaps no
loads at all.  I didn't see any output ports in your top module.  If that is not because you
cut them out of the post, then synthesis should pretty much rip out the entire design.
It's not possible to debug this issue with the portion of code you posted.
-- Gabor

在这种架构中，没有输出端口。
我只是使用差分时钟作为主时钟。
这是一个JTAG通信，输出是边界扫描寄存器的USER1和USER2。
我应该将Lclk返回到特定的时钟引脚吗？
看到我的组合：
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;实体ASSEMBLAGE isPort（CLK_POSITIVE：在STD_ULOGIC中; CLK_NEGATIVE：在STD_ULOGIC中）; end ASSEMBLAGE;
体系结构的行为是 - 需要在work.entitycomponent中更改“组件”IBUFGDSPORT（O：out STD_LOGIC; I：在STD_LOGIC中; IB：在STD_LOGIC中）; end component;
组件BUFGPORT（O：out STD_ULOGIC; I：在STD_ULOGIC中）;结束组件;
组件ADD_DECPORT（data_i：在STD_LOGIC_VECTOR（31 downto 0）; addr_i：在STD_LOGIC_VECTOR（31 downto 0）; clk_i：在STD_LOGIC中;我们：在STD_LOGIC中; data_o：out STD_LOGIC_VECTOR（35 downto 0）; add_mem：out STD_LOGIC_VECTOR（8 downto
0）;当使能：出STD_LOGIC; w_enabled：出STD_LOGIC;置位复位：出STD_LOGIC）;端组分;组分BSCAN_VIRTEX2端口（CAPTURE：出STD_ULOGIC; DRCK1：出STD_ULOGIC; DRCK2：出STD_ULOGIC; RESET：出STD_ULOGIC; SEL1：出STD_ULOGIC
; SEL2：出STD_ULOGIC; SHIFT：出STD_ULOGIC; TDI：出STD_ULOGIC; UPDATE：出STD_ULOGIC; TDO1：在STD_ULOGIC; TDO2：在STD_ULOGIC）;端组分;组分jtag_tap_reg1端口（data_o：出STD_LOGIC_VECTOR（3 DOWNTO 0）; data_i
：在STD_LOGIC_VECTOR（3 downto 0）; tdo：out STD_LOGIC; tdi：在STD_LOGIC中; sel：在STD_LOGIC中;捕获：在STD_LOGIC中; shift：在STD_LOGIC中;更新：在STD_LOGIC中; clk：在STD_LOGIC中; rst：在STD_LOGIC中）;
结束组件;组件jtag_tap_reg2端口（data_o：out STD_LOGIC_VECTOR（4
downto 0）;
data_i：在STD_LOGIC_VECTOR中（4 downto 0）;
tdo：out STD_LOGIC;
tdi：在STD_LOGIC中;
sel：在STD_LOGIC中;
捕获：在STD_LOGIC中;
shift：在STD_LOGIC中;
更新：在STD_LOGIC中;
clk：在STD_LOGIC中;
RST：在STD_LOGIC）;端组分;组分FSM端口（CLK：在STD_LOGIC;我们：出STD_LOGIC; user1_in：在STD_LOGIC_VECTOR（3 DOWNTO 0）; user1_out：出STD_LOGIC_VECTOR（3 DOWNTO 0）; user2_in：在STD_LOGIC_VECTOR（4 DOWNTO
0）; user2_out：出STD_LOGIC_VECTOR（4 DOWNTO 0）; addresse_o：出STD_LOGIC_VECTOR（31 DOWNTO 0）; data_o：出STD_LOGIC_VECTOR（31 DOWNTO O） -  data_to_tr：在STD_LOGIC_VECTOR（31 DOWNTO 0））;端部件;信号LCLK
：STD_ULOGIC;信号LCLK1：STD_ULOGIC;信号LWE：STD_LOGIC;信号Ldoadd_dec：STD_LOGIC_VECTOR（35 DOWNTO 0）;信号Laoadd_dec：STD_LOGIC_VECTOR（8 DOWNTO 0）;  - 信号Ldoram：STD_LOGIC_VECTOR（35 DOWNTO 0）;信号Lenabled：STD_LOGIC;
信号Lw_enabled：STD_LOGIC;信号Lset_reset：STD_LOGIC;信号捕获：STD_LOGIC;信号drck1：STD_LOGIC;信号drck2：STD_LOGIC;信号复位：STD_LOGIC;信号SEL1：STD_LOGIC;信号SEL2：STD_LOGIC;信号移：STD_LOGIC;信号TDI：STD_LOGIC;
信号更新：STD_LOGIC;信号tdo1：STD_LOGIC;信号tdo2：STD_LOGIC; s
ignal Luser1_in：STD_LOGIC_VECTOR（3 downto 0）;信号Luser1_out：STD_LOGIC_VECTOR（3 downto 0）;信号Luser2_in：STD_LOGIC_VECTOR（4 downto 0）;信号Luser2_out：STD_LOGIC_VECTOR（4 downto 0）;信号Ldata：STD_LOGIC_VECTOR（31 downto 0）;
信号Laddresse：STD_LOGIC_VECTOR（31 downto 0）;属性keep：string;属性保持Lclk：信号为“true”; beginmodule1：IBUFGDSport map（O => Lclk1，I => CLK_POSITIVE，IB => CLK_NEGATIVE）; module2：BUFGport
map（O => Lclk，I => Lclk1）; module3：BSCAN_VIRTEX2port map（capture => capture，drck1 => drck1，drck2 => drck2，reset => reset，sel1 => sel1，sel2 => sel2，shift =
> shift，tdi => tdi，update => update，TDO1 => tdo1，TDO2 => tdo2）;
module4：jtag_tap_reg1port map（data_o => Luser1_in，data_i => Luser1_out，tdo => tdo1，tdi => tdi，sel => sel1，capture => capture，shift => shift，update => update，clk => drck1，
rst => reset）;
module5：jtag_tap_reg2port map（data_o => Luser2_in，data_i => Luser2_out，tdo => tdo2，tdi => tdi，sel => sel2，capture => capture，shift => shift，update => update，clk => drck2，
rst => reset）;
module6：FSMport map（clk => Lclk，we => Lwe，user1_in => Luser1_in， - 来自外部!! CTRL !!!!! user1_out => Luser1_out，user2_in => Luser2_in，user2_out => Luser2_out，addresse_o =>
Laddresse，data_o => Ldata）;
module7：ADD_DECport map（data_i => Ldata，addr_i => Laddresse，we = Lwe，data_o => Ldoadd_dec，add_mem => Laoadd_dec，clk_i => Lclk，enabled => Lenabled，w_enabled => Lw_enabled，set_reset => Lset_reset）
;结束行为;



以下为原文

In this architecture there is no output port. I just use a differential clock for the main clock. This is a JTAG communication dans the output are the USER1 and USER2 of the boundary scan register. Should I return the Lclk to a specific clock pin ?
See as bellow my assemblage:
 
 
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity ASSEMBLAGE is
Port (
              CLK_POSITIVE      : in  STD_ULOGIC;
              CLK_NEGATIVE       : in  STD_ULOGIC
       );
end ASSEMBLAGE;

architecture Behavioral of ASSEMBLAGE is

--Need to change "component" in work.entity

component IBUFGDS
PORT (    
              O                     : out STD_LOGIC;
              I                    : in STD_LOGIC;
              IB                    : in STD_LOGIC
             
       );
end component;   

component BUFG
PORT (    
              O                     : out STD_ULOGIC;
              I                    : in STD_ULOGIC
             
         
       );
end component;   



component ADD_DEC
PORT (
              data_i             : in  STD_LOGIC_VECTOR (31 downto 0);
           addr_i             : in  STD_LOGIC_VECTOR (31 downto 0);
           clk_i                 : in  STD_LOGIC;
              we                   : in  STD_LOGIC;
           data_o             : out STD_LOGIC_VECTOR (35 downto 0);
           add_mem             : out STD_LOGIC_VECTOR (8 downto 0);
              enabled            : out STD_LOGIC;
              w_enabled            : out STD_LOGIC;
              set_reset            : out STD_LOGIC
        );
end component;



component BSCAN_VIRTEX2
    port (
                 CAPTURE             : out STD_ULOGIC;
                 DRCK1                 : out STD_ULOGIC;
                 DRCK2                 : out STD_ULOGIC;
                 RESET                 : out STD_ULOGIC;
                 SEL1                 : out STD_ULOGIC;
                 SEL2                 : out STD_ULOGIC;
                 SHIFT                 : out STD_ULOGIC;
                 TDI                     : out STD_ULOGIC;
                 UPDATE                 : out STD_ULOGIC;
                 TDO1                 : in STD_ULOGIC;
                 TDO2                 : in STD_ULOGIC
             );
end component;



component jtag_tap_reg1  
    port (
                  data_o : out STD_LOGIC_VECTOR (3 downto 0);
                        data_i: in STD_LOGIC_VECTOR (3 downto 0);
                        tdo: out STD_LOGIC;
                        tdi: in STD_LOGIC;
                        sel: in STD_LOGIC;
                        capture: in STD_LOGIC;
                        shift: in STD_LOGIC;
                        update: in STD_LOGIC;
                        clk: in STD_LOGIC;
                        rst: in STD_LOGIC
              );
end component;



component jtag_tap_reg2  
    port (
                  data_o         : out STD_LOGIC_VECTOR (4 downto 0);
                data_i        : in STD_LOGIC_VECTOR (4 downto 0);
                tdo            : out STD_LOGIC;
                tdi            : in STD_LOGIC;
                sel            : in STD_LOGIC;
                capture        : in STD_LOGIC;
                shift            : in STD_LOGIC;
                update        : in STD_LOGIC;
                clk            : in STD_LOGIC;
                rst            : in STD_LOGIC
              );
end component;










component FSM
    port (
                clk                : in  STD_LOGIC;
                we                    : out STD_LOGIC;
                user1_in         : in STD_LOGIC_VECTOR (3 downto 0);
                user1_out        : out STD_LOGIC_VECTOR (3 downto 0);
                user2_in         : in STD_LOGIC_VECTOR (4 downto 0);
                user2_out        : out STD_LOGIC_VECTOR (4 downto 0);
                addresse_o        : out STD_LOGIC_VECTOR (31 downto 0);
                data_o           : out STD_LOGIC_VECTOR (31 downto 0)
--                data_to_tr     : in STD_LOGIC_VECTOR (31 downto 0)
               
              );
end component;


signal Lclk                        :STD_ULOGIC;
signal Lclk1                    :STD_ULOGIC;
signal Lwe                        :STD_LOGIC;
signal Ldoadd_dec                :STD_LOGIC_VECTOR(35 downto 0);
signal Laoadd_dec                :STD_LOGIC_VECTOR(8 downto 0);
--signal Ldoram                    :STD_LOGIC_VECTOR(35 downto 0);
signal Lenabled                :STD_LOGIC;
signal Lw_enabled             :STD_LOGIC;
signal Lset_reset             :STD_LOGIC;
signal capture                    :STD_LOGIC;
signal drck1                    :STD_LOGIC;
signal drck2                    :STD_LOGIC;
signal reset                    :STD_LOGIC;
signal sel1                        :STD_LOGIC;
signal sel2                        :STD_LOGIC;
signal shift                    :STD_LOGIC;
signal tdi                        :STD_LOGIC;
signal update                    :STD_LOGIC;
signal tdo1                        :STD_LOGIC;
signal tdo2                        :STD_LOGIC;


signal Luser1_in                :STD_LOGIC_VECTOR(3 downto 0);
signal Luser1_out                :STD_LOGIC_VECTOR(3 downto 0);
signal Luser2_in                :STD_LOGIC_VECTOR(4 downto 0);
signal Luser2_out                :STD_LOGIC_VECTOR(4 downto 0);
signal Ldata                    :STD_LOGIC_VECTOR(31 downto 0);
signal Laddresse                :STD_LOGIC_VECTOR(31 downto 0);

attribute keep:string;
attribute keep of Lclk: signal is "true";





begin
module1: IBUFGDS
port map(
                        O                 =>     Lclk1,
                        I                 =>     CLK_POSITIVE,
                        IB              =>     CLK_NEGATIVE
            );


module2: BUFG
port map (    
              O                     => Lclk,
              I                    => Lclk1
             
         
       );

module3: BSCAN_VIRTEX2
port map (
                        capture         =>     capture,
                        drck1         =>     drck1,
                        drck2         =>     drck2,
                        reset         =>     reset,
                        sel1             =>     sel1,
                        sel2             =>     sel2,
                        shift         =>     shift,
                        tdi             =>     tdi,
                        update         =>     update,
                        TDO1             =>     tdo1,
                        TDO2             =>     tdo2
            );

           
module4: jtag_tap_reg1
port map (
                        data_o         =>     Luser1_in,
                        data_i         =>     Luser1_out ,
                        tdo             =>     tdo1,
                        tdi             =>     tdi,
                        sel             =>     sel1,
                        capture         =>     capture,
                        shift         =>     shift,
                        update         =>     update,
                        clk             =>     drck1,
                        rst             =>     reset 
            );
           

module5: jtag_tap_reg2
port map (
                  data_o         =>     Luser2_in,
                        data_i         =>     Luser2_out ,
                        tdo             =>     tdo2,
                        tdi             =>     tdi,
                        sel             =>     sel2,
                        capture         =>     capture,
                        shift         =>     shift,
                        update         =>     update,
                        clk             =>     drck2,
                        rst             =>     reset 
            );




module6: FSM
port map (         
                        clk            =>     Lclk,
                        we                =>     Lwe,
                        user1_in     =>     Luser1_in,  -- From outside !! CTRL !!!!!
                        user1_out     =>     Luser1_out,
                        user2_in     =>     Luser2_in,
                        user2_out    =>     Luser2_out,
                        addresse_o  =>     Laddresse,
                        data_o        =>     Ldata

                       
             );

module7:ADD_DEC
port map(
                        data_i         =>     Ldata,
                        addr_i         =>     Laddresse,
                        we             =>     Lwe,           
                        data_o         =>        Ldoadd_dec,
                        add_mem      =>     Laoadd_dec,
                        clk_i         =>     Lclk,
                        enabled      =>     Lenabled,
                        w_enabled     =>     Lw_enabled,
                        set_reset     =>     Lset_reset
            );

end Behavioral;

一些问题：
合成此代码时会收到什么警告？
你能看一下技术原理图，看看Lclk是否与任何东西相连？
-  Gabor



以下为原文

Some questions:
 
What warnings do you get when you synthesize this code?
 
Can you look at the technology schematic and see if Lclk is connected to anything?
-- Gabor

在您的代码中，您有以下内容： 
属性keep：string;
属性保持Lclk：信号是“真”
你添加了这个是因为整个设计被删除了吗？
您确实需要提供有关此设计在工具中生成的其他警告的完整详细信息。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com



以下为原文

In your code you have the following:
 
   attribute keep    : string;
   attribute keep of Lclk: signal is "true"
 
Did you add this because the entire design was removed? 
 
You really need to provide a full set of details on the other WARNINGS that this design is producing in the tools.
------Have you tried typing your question into Google?  If not you should before posting.
Too many results?  Try adding site:www.xilinx.com

我用范围检查了时钟。
即使信号被修剪，这个时钟似乎也能正常工作。
感谢您的帮助 ！



以下为原文

I checked the clock with a scope. This clock seem to works properly even if the signal is trimmed.
 
Thank you for your help !

我用范围检查了时钟。
即使信号被修剪，这个时钟似乎也能正常工作。
乍一看，这没有意义。
时钟（用示波器检查的那个）是这个设计的输出端口吗？
如果是这样，我错过了......
如果时钟信号是正常的通用输出，这是否表明时钟被路由为FPGA内的“正常”非时钟信号？
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。



以下为原文

I checked the clock with a scope. This clock seem to works properly even if the signal is trimmed.

At first glance, this doesn't make sense.  Is the clock (the one checked with a scope) an output port of this design?  If so, I missed it...
 
If the clock signal is a normal general purpose output, does this suggest the clock is routed as a "normal" non-clock signal inside the FPGA?
 
- Bob Elkind
SIGNATURE:
README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369

Summary:
1. Read the manual or user guide.  Have you read the manual? Can you find the manual?
2. Search the forums (and search the web) for similar topics.
3. Do not post the same question on multiple forums.
4. Do not post a new topic or question on someone else's thread, start a new thread!
5. Students: Copying code is not the same as learning to design.
6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please).
7. You are not charged extra fees for comments in your code.
8. I am not paid for forum posts.  If I write a good post, then I have been good for nothing.

>我用示波器检查了时钟。
即使信号被修剪，这个时钟似乎也能正常工作。
再试一次：
您确实需要提供有关此设计在工具中生成的其他警告的完整详细信息。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com



以下为原文

> I checked the clock with a scope. This clock seem to works properly even if the signal is trimmed.
 
Trying one more time:
You really need to provide a full set of details on the other WARNINGS that this design is producing in the tools.
------Have you tried typing your question into Google?  If not you should before posting.
Too many results?  Try adding site:www.xilinx.com