汇编与C混合编程都需要等待5个CPU周期吗？

liyabn1 发表于 2019-1-22 11:34
5 cycle指的是到L1的，其他的L2/DDR的时间不确定。

xufang20160719 发表于 2019-1-22 11:44
感谢您的答复，按照您的答复，编写汇编函数时最佳原则应该使得存储、读取地址空间都处于L1，对吧？但L1空间确实有限，做图像算法时实在难以全部放入L1空间，有什么更好的提高效率的变成方案吗？？谢谢！

lifei639156 发表于 2019-1-22 12:11
<blockquote class="quote"/>  

<blockquote class="quote"/>  详情参考文档sprufe8b: TMS320C674x DSP  CPU and Instruction Set Reference Guide

xufang20160719 发表于 2019-1-22 12:16
感谢您的回答，使我对指令操作有了深入的理解。
如果访问内存（通常我将要处理的数据放入L2）的时间不是固定的，那么我在汇编代码中排的流水操作是否会错乱？比如向寄存器A1 Load L2内存空间的数据，之后5个CPU Cycle对其进行操作，其实5个Cycle后数据可能并不一定到达寄存器A1，那么就会有问题了。
但我在调试过程中从来 ...

lifei639156 发表于 2019-1-22 12:33
不会，这个延时叫做memory stall，不是function unit delay，它会导致流水线统一往后延时，所以寄存器的值的生命周期不会受影响。

                                                                         http://processors.wiki.ti.com/index.php/Main_Page

lifei639156 发表于 2019-1-22 12:33
不会，这个延时叫做memory stall，不是function unit delay，它会导致流水线统一往后延时，所以寄存器的值的生命周期不会受影响。

                                                                         http://processors.wiki.ti.com/index.php/Main_Page

lifei639156 发表于 2019-1-22 12:11
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<blockquote class="quote"/>  详情参考文档sprufe8b: TMS320C674x DSP  CPU and Instruction Set Reference Guide

Greatwayer 发表于 2019-1-22 13:14
您好，我最近在写汇编语言，也正关注cache stall 的问题，我用的6678，在计算延迟周期时与手册上的延时周期对应不上。如“TMS320C66x CorePac User Guide”手册中59页提到过计算将32KB的L2SRAM中的内容touch到L1D中需要(0.5 × M + 16) + (10.5 + 4 × (M/2 -1) + 3 × M/2)=2070.5cycle（M Consecutive Parallel Read Miss ...