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请问MSP430F5529倍频问题应该如何解决？

1929 MSP430F5529 倍频

问答对人有帮助，内容完整，我也想知道答案 0 我想把msp430f5529倍频到20M 来作为MCLK的时钟源也就是我想设置MCLK为20M smclk为1M aclk为32768hz 下面是我的程序一直不知道问题出在哪里请大家帮帮忙看看 [C] 纯文本查看复制代码 #include void SetVcoreUp (unsigned int level);int main(void){ volatile unsigned int i; WDTCTL = WDTPW+WDTHOLD; // Stop WDT P1DIR \|= BIT0; // ACLK set out to pins P1SEL \|= BIT0; P2DIR \|= BIT2; // SMCLK set out to pins P2SEL \|= BIT2; P7DIR \|= BIT7; // MCLK set out to pins P7SEL \|= BIT7; // Increase Vcore setting to level3 to support fsystem=25MHz // NOTE: Change core voltage one level at a time..// SetVcoreUp (0x01);// SetVcoreUp (0x02); // SetVcoreUp (0x03); P5SEL \|= BIT2+BIT3+BIT4+BIT5; // Port select XT1 UCSCTL6 &= ~(XT1OFF); // XT1 On UCSCTL6 &= ~(XT2OFF); // XT2 On do { UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + DCOFFG); // Clear XT2,XT1,DCO fault flags SFRIFG1 &= ~OFIFG; // Clear fault flags }while (SFRIFG1&OFIFG); // Test oscillator fault flag __delay_cycles(782000); UCSCTL4 \|=SELA_0+SELS_5+SELM_3; UCSCTL5 \|=DIVS_2; UCSCTL3 = SELREF_2; // Set DCO FLL reference = REFO UCSCTL4 \|= SELA_2; // Set ACLK = REFO __bis_SR_register(SCG0); // Disable the FLL control loop UCSCTL0 = 0x0000; // Set lowest possible DCOx, MODx UCSCTL1 = DCORSEL_7; // Select DCO range 50MHz operation UCSCTL2 = FLLD_0 + 487; // Set DCO Multiplier for 25MHz // (N + 1) * FLLRef = Fdco // (609 + 1) * 32768 = 25MHz // Set FLL Div = fDCOCLK/2 __bic_SR_register(SCG0); // Enable the FLL control loop // Worst-case settling time for the DCO when the DCO range bits have been // changed is n x 32 x 32 x f_MCLK / f_FLL_reference. See UCS chapter in 5xx // UG for optimization. // 32 x 32 x 25 MHz / 32,768 Hz ~ 780k MCLK cycles for DCO to settle __delay_cycles(782000); __delay_cycles(782000); // Loop until XT1,XT2 & DCO stabilizes - In this case only DCO has to stabilize while(1);}void SetVcoreUp (unsigned int level){ // Open PMM registers for write PMMCTL0_H = PMMPW_H; // Set SVS/SVM high side new level SVSMHCTL = SVSHE + SVSHRVL0 * level + SVMHE + SVSMHRRL0 * level; // Set SVM low side to new level SVSMLCTL = SVSLE + SVMLE + SVSMLRRL0 * level; // Wait till SVM is settled while ((PMMIFG & SVSMLDLYIFG) == 0); // Clear already set flags PMMIFG &= ~(SVMLVLRIFG + SVMLIFG); // Set VCore to new level PMMCTL0_L = PMMCOREV0 * level; // Wait till new level reached if ((PMMIFG & SVMLIFG)) while ((PMMIFG & SVMLVLRIFG) == 0); // Set SVS/SVM low side to new level SVSMLCTL = SVSLE + SVSLRVL0 * level + SVMLE + SVSMLRRL0 * level; // Lock PMM registers for write access PMMCTL0_H = 0x00;} 0
2019-1-18 06:35:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张婷该类别下有 20 个回答。邀请回答 desire1991sc 该类别下有 10 个回答。邀请回答触底——反弹该类别下有 9 个回答。邀请回答 Denniky 该类别下有 8 个回答。邀请回答新疆切糕该类别下有 7 个回答。邀请回答番茄番茄该类别下有 7 个回答。邀请回答那些年儿ing 该类别下有 6 个回答。邀请回答泡芙奶昔该类别下有 6 个回答。邀请回答丁卉该类别下有 5 个回答。邀请回答倪love 该类别下有 5 个回答。邀请回答在雨中旋转该类别下有 5 个回答。邀请回答 xmuac 该类别下有 5 个回答。邀请回答 ben111 该类别下有 5 个回答。邀请回答 goodluckydog 该类别下有 5 个回答。邀请回答宇飞天该类别下有 5 个回答。邀请回答王力211 该类别下有 5 个回答。邀请回答 xiaochang1 该类别下有 4 个回答，其中被选为最佳答案 3 次。邀请回答罗马魅力该类别下有 4 个回答。邀请回答梦靓你该类别下有 4 个回答。邀请回答 KoBe吖杰该类别下有 4 个回答。邀请回答举报孙婷婷相关推荐 • msp430f5529的头文件 3362 • 如何用msp430f5529产生正弦波？ 2764 • MSP-FET430UIF能否仿真MSP430F5529。 4213 • 求msp430f5529驱动 8690 • MSP430F5529 4433 • MSP430F5529 LaunchPad 4893 • 谁有MSP430F5529的头文件吗？ 4950 • 求 MSP430的仿真库文件啊 MSP430F5529 7027 • msp430f5529如何测脉宽时间 3547 • 求一份MSP430F5529原理图 3679 3个回答

答案对人有帮助，有参考价值 0 问题解决了代码本来没什么错只是手贱修改了默认值我把UCSCTL4 \|=SELA_0+SELS_5+SELM_3;这句中的SELM_3去掉就正确了。。。。

2019-1-18 09:00:36 评论举报张旭

答案对人有帮助，有参考价值 0 帮顶....

2019-1-18 09:16:31 评论举报王萍

答案对人有帮助，有参考价值 0 Worst-case settling time for the DCO when the DCO range bits have been // changed is n x 32 x 32 x f_MCLK / f_FLL_reference. See UCS chapter in 5xx // UG for optimization. // 32 x 32 x 12 MHz / 32,768 Hz = 375000 = MCLK cycles for DCO to settle __delay_cycles(375000); 我一直想问一下这一段是什么意思

2019-1-18 09:34:10 评论举报李建

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