乘数代码有未定义的输出

我下面的代码有一个未定义的输出。
谁能告诉我问题是什么。
此外，我想请求我的代码可以在你对其进行后期模拟时在xilinx中进行合成。谢谢。
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;实体乘数是端口（clk：在STD_LOGIC中; rst：在STD_LOGIC中; en：在STD_LOGIC中; opA：在STD_LOGIC_VECTOR中（3）
downto 0）; opB：在STD_LOGIC_VECTOR（3 downto 0）; res：out STD_LOGIC_VECTOR（7 downto 0）;完成：out STD_LOGIC）;结束乘数;架构乘数的行为是SIGNAL tempA，tempB，number：STD_LOGIC_VECTOR（3 downto 0
）;
SIGNAL回答：STD_LOGIC_VECTOR（7 downto 0）;
COMPONENT cla_adder PORT（opA：IN std_logic_vector（3 downto 0）; opB：IN std_logic_vector（3 downto 0）; carry_in：IN STD_LOGIC; sum：OUT std_logic_vector（3 downto 0）; carry_out：OUT STD_LOGIC）;
结束组成部分;
COMPONENT移位器PORT（rst：IN std_logic; op1：IN std_logic_vector（3 downto 0）; op2：IN std_logic_vector（3 downto 0）; din：IN std_logic; out1：OUT std_logic_vector（3 downto 0）; out2：OUT std_logic_vector（3
downto 0））;
结束组成部分;
--Inputs SIGNAL op_add1：std_logic_vector（3 downto 0）;
SIGNAL op_add2：std_logic_vector（3 downto 0）;
- 输出SIGNAL sum_add：std_logic_vector（3 downto 0）;
SIGNAL carry_out_add：std_logic;
SIGNAL carry_out2：std_logic;
SIGNAL out_shift1：std_logic_vector（3 downto 0）;
SIGNAL out_shift2：std_logic_vector（3 downto 0）;
开始添加：cla_adder PORT MAP（opA => op_add1，opB => op_add2，carry_in =>'0'，sum => sum_add，carry_out => carry_out_add）;
移位：移位器端口映射（rst => rst，op1 => sum_add，op2 => tempB，out1 => out_shift1，out2 => out_shift2，din => carry_out_add）;
如果clk'event和clk ='1'则开始进程（rst，clk，en，tempB，number，out_shift1，out_shift2，op_add1，op_add2，carry_out_add）然后如果rst ='1'那么res op_add1 op_add2 number done elsif en ='
1'然后tempA tempB elsif tempB（0）='1'且number =“0000”则op_add2 op_add1 tempB res number elsif tempB（0）='1'且number =“0001”则op_add2 op_add1 tempB res number elsif tempB（
0）='1'且数字=“0010”然后op_add2 op_add1 tempB res number elsif tempB（0）='1'且number =“0100”然后op_add2 op_add1 tempB res number elsif tempB（0）='1'和数字
=“1000”然后op_add2 op_add1 tempB回答完成res号elsif tempB（0）='0'和数字=“0000”然后op_add2 op_add1 tempB res number elsif tempB（0）='0'和number =“0001”然后op_add2
op_add1 tempB res number elsif tempB（0）='0'且number =“0010”then op_add2 op_add1 tempB res number elsif tempB（0）='0'且number =“0100”then op_add2 op_add1 tempB res number elsif tempB（0
）='0'和number =“1000”然后op_add2 op_add1 tempB answers
如果是，那么res res res else res res end;
万一;
结束过程;结束行为;
下面的代码是我的随身携带加法器
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL; ----如果在此代码中实例化----任何Xilinx原语，则取消注释以下库声明.-- library UNISIM
;  - 使用UNISIM.VComponents.all;实体cla_adder是端口（opA：在STD_LOGIC_VECTOR（3 downto 0）; opB：在STD_LOGIC_VECTOR（3 downto 0）; carry_in：在STD_LOGIC中; sum：out STD_LOGIC_VECTOR（3 downto 0）;
carry_out：out STD_LOGIC）; end cla_adder; architecture cla_adder的行为是SIGNAL s0，s1，s2，s3：STD_LOGIC;
SIGNAL g0，g1，g2，g3：STD_LOGIC;
SIGNAL p0，p1，p2，p3：STD_LOGIC;
SIGNAL c0，c1，c2，c3：STD_LOGIC;开始s0 g0 p0 c0 s1 g1 p1 c1 s2 g2 p2 c2 s3 g3 p3 c3 sum carry_out end Behavioral; ----下面这段代码是我的移位器
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL; ----如果在此代码中实例化----任何Xilinx原语，则取消注释以下库声明.-- library UNISIM
;  - 使用UNISIM.VComponents.all;实体移位器是端口（rst：在STD_LOGIC中; op1：在STD_LOGIC_VECTOR中（3 downto 0）; op2：在STD_LOGIC_VECTOR中（3 downto 0）; out1：out STD_LOGIC_VECTOR（3 downto 0）;
out2：out STD_LOGIC_VECTOR（3 downto 0）; din：在STD_LOGIC中）; end shifter;架构移位器的行为是信号temp1：STD_LOGIC_VECTOR（3 downto 0）;
signal temp2：STD_LOGIC_VECTOR（3 downto 0）;如果din ='0'则开始进程（din，rst）然后temp1 temp2 temp2（0）temp1（0）out2 out1 else temp2（0）temp1（0）out2 out1 end if
;
如果rst ='1'则out2 out1结束if;
结束过程;
结束行为;



以下为原文

My code below has an undefined output. Could anyone please tell me what the problem is. Also, I would like to ask for advices for my code to be synthesizable in xilinx when you post-simulate it.Thank You.


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity multiplier is
    Port ( clk : in  STD_LOGIC;
           rst : in  STD_LOGIC;
           en : in  STD_LOGIC;
           opA : in  STD_LOGIC_VECTOR (3 downto 0);
           opB : in  STD_LOGIC_VECTOR (3 downto 0);
           res : out  STD_LOGIC_VECTOR (7 downto 0);
           done : out  STD_LOGIC);
end multiplier;

architecture Behavioral of multiplier is

    SIGNAL tempA,tempB,number : STD_LOGIC_VECTOR(3 downto 0);
    SIGNAL answer : STD_LOGIC_VECTOR(7 downto 0);
   
    COMPONENT cla_adder
    PORT ( opA : IN  std_logic_vector (3 downto 0);
           opB : IN  std_logic_vector (3 downto 0);
           carry_in : IN  STD_LOGIC;
           sum : OUT  std_logic_vector (3 downto 0);
           carry_out : OUT  STD_LOGIC
            );
    END COMPONENT;
   
    COMPONENT shifter
     PORT ( rst : IN std_logic;
             op1 : IN std_logic_vector(3 downto 0);
              op2 : IN std_logic_vector(3 downto 0);
              din : IN std_logic;         
              out1 : OUT std_logic_vector(3 downto 0);
              out2 : OUT std_logic_vector(3 downto 0)
            );
    END COMPONENT;
   
    --Inputs
    SIGNAL op_add1 :  std_logic_vector(3 downto 0);
    SIGNAL op_add2 :  std_logic_vector(3 downto 0);
   
    --Outputs
    SIGNAL sum_add :  std_logic_vector(3 downto 0);
    SIGNAL carry_out_add :  std_logic;
    SIGNAL carry_out2 :  std_logic;
    SIGNAL out_shift1 :  std_logic_vector(3 downto 0);
   SIGNAL out_shift2 :  std_logic_vector(3 downto 0);

   
begin
    adding: cla_adder PORT MAP(
        opA => op_add1,
        opB => op_add2,
        carry_in => '0',
        sum => sum_add,
        carry_out => carry_out_add
    );
   
    shifting: shifter PORT MAP(
        rst => rst,
        op1 => sum_add,
        op2 => tempB,
        out1 => out_shift1,
        out2 => out_shift2,
        din => carry_out_add
    );
   

process (rst,clk,en,tempB,number,out_shift1,out_shift2,op_add1,op_add2,carry_out_add)
begin
    if clk'event and clk = '1' then
        if rst = '1' then
            res <= "00000000";
            op_add1 <= "0000";
            op_add2 <= "0000";
            number <= "0000";
            done <= '0';
        
        elsif en = '1' then
        tempA <= opA;
        tempB <= opB;
         
        elsif tempB(0) = '1' and number = "0000" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "0001";
            elsif tempB(0) = '1' and number = "0001" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "0010";
            elsif tempB(0) = '1' and number = "0010" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "0100";
            elsif tempB(0) = '1' and number = "0100" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
                number <= "1000";
            elsif tempB(0) = '1' and number = "1000" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                answer <= sum_add & tempB;
                done <= '1';
            res <= answer;
                number <= "1111";
               
            elsif tempB(0) = '0' and number = "0000" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "0001";
            elsif tempB(0) = '0' and number = "0001" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "0001";
            elsif tempB(0) = '0' and number = "0010" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "0100";
            elsif tempB(0) = '0' and number = "0100" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                res <= sum_add & tempB;
            number <= "1000";
            elsif tempB(0) = '0' and number = "1000" then
            op_add2 <= tempA;
            op_add1 <= out_shift1;
            tempB <= out_shift2;
                answer <= sum_add & tempB;
                done <= '1';
            res <= answer;
                number <= "1111";
            else
                res <= answer;
        end if;
    end if;   
end process;

end Behavioral;


This code below is my carry look ahead adder

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity cla_adder is
    Port ( opA : in  STD_LOGIC_VECTOR (3 downto 0);
           opB : in  STD_LOGIC_VECTOR (3 downto 0);
           carry_in : in  STD_LOGIC;
           sum : out  STD_LOGIC_VECTOR (3 downto 0);
           carry_out : out  STD_LOGIC);
end cla_adder;

architecture Behavioral of cla_adder is
    SIGNAL s0,s1,s2,s3 : STD_LOGIC;
    SIGNAL g0,g1,g2,g3 : STD_LOGIC;
    SIGNAL p0,p1,p2,p3 : STD_LOGIC;
    SIGNAL c0,c1,c2,c3 : STD_LOGIC;
begin
    s0 <= opA(0) XOR opB(0) XOR carry_in;
    g0 <= opA(0) AND opB(0);
    p0 <= opA(0) OR opB(0);
    c0 <= g0 OR (p0 AND carry_in);
   
    s1 <= opA(1) XOR opB(1) XOR c0;
    g1 <= opA(1) AND opB(1);
    p1 <= opA(1) OR opB(1);
    c1 <= g1 OR (p1 AND c0);
   
    s2 <= opA(2) XOR opB(2) XOR c1;
    g2 <= opA(2) AND opB(2);
    p2 <= opA(2) OR opB(2);
    c2 <= g2 OR (p2 AND c1);
   
    s3 <= opA(3) XOR opB(3) XOR c2;
    g3 <= opA(3) AND opB(3);
    p3 <= opA(3) OR opB(3);
    c3 <= g3 OR (p3 AND c2);
   
    sum <= s3 & s2 & s1 & s0;
    carry_out <= c3;
   
end Behavioral;

----this code below is my shifter

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity shifter is
    Port ( rst : in  STD_LOGIC;
           op1 : in  STD_LOGIC_VECTOR (3 downto 0);
           op2 : in  STD_LOGIC_VECTOR (3 downto 0);
           out1 : out  STD_LOGIC_VECTOR (3 downto 0);
           out2 : out  STD_LOGIC_VECTOR (3 downto 0);
           din : in  STD_LOGIC);
end shifter;

architecture Behavioral of shifter is
    signal temp1 : STD_LOGIC_VECTOR (3 downto 0);
    signal temp2 : STD_LOGIC_VECTOR (3 downto 0);
begin
    process(din,rst)
    begin
        if din = '0' then
            temp1 <= op1;
            temp2 <= op2;
            temp2(0) <= op2(1); temp2(1) <= op2(2); temp2(2) <= op2(3); temp2(3) <= op1(0);  
            temp1(0) <= op1(1); temp1(1) <= op1(2); temp1(2) <= op1(3); temp1(3) <= '0';
            out2 <= temp2;
            out1 <= temp1;
        else
            temp2(0) <= op2(1); temp2(1) <= op2(2); temp2(2) <= op2(3); temp2(3) <= op1(0);  
            temp1(0) <= op1(1); temp1(1) <= op1(2); temp1(2) <= op1(3); temp1(3) <= '1';
            out2 <= temp2;
            out1 <= temp1;
        end if;
        
        if rst = '1' then
        out2 <= "0000";
        out1 <= "0000";
        end if;
    end process;
   
end Behavioral;