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各位好！请教AD1852相关问题。
1， AD1852 datasheet中的BCLK（或LRCLK）、fs、MCKL三者是什么关系？ 2， 图中1852输入数据 SDATA左=0x007FFFFF（MAX+），右通道SDATA右=0x00800000（MAX-）；但转单端后输出的波形相同，这是为什么？我理解应该反相才对。 3，输出的波形与输入数据明显对应不上，是LRCLK的频率不对么？LRCLK的频率从2.33K到45.1K试了几个，输出波形变化很大，但都不对。 4，AD1852（或者差分转单端后）的输出能否保持恒定值？比如DSP输入一个值X后，AD1852在下一个输入到来之前，输出始终保持在与X对应的值上。怎么能实现这种功能？ DSP控制AD1852输出模拟信号，功能类似信号发生器，2个通道。参考AD1852数据手册制作电路板，使用AD4075-2将差分输出转成单端（电源-6 +6）。数据左对齐模式，24位，AD1852的SPI口没使用（下拉到地），采样率（fs）48KHz，主时钟MCLK=24.576MHz（有源晶振）。LRCLK和BCLK由DSP的McBSP模块产生，图中： 1-LRCLK；2-SDATA；3-1852右通道单端输出；4-1852左通道单端输出； 
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6个回答
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fs表示的是DAC数据更新率，MCKL是主时钟信号，其值可以是fs的128,64,32倍，BCLK是您输入数据的时钟信号，其作用类似您的SPI里的SCLK。LRCLK是左右声道的同步信号，高低电平代表不同的声道，详细您可以查看数据手册的第8页的图3到图7。
左右声道的值不是反相的，您可以理解成他们是两个独立的通道。 您的LRCLK信号明显不对，如果您没有操作过SPI信号，默认是右对齐，24位数据。LRCLK应该是24个SDATA数据之后再变化一次，建议您看一下数据手册的图3. 一次的完整的数据输入之后，其模拟输出才发生变化。 |
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qwe045 发表于 2018-11-13 15:27 谢谢您的回复！ 1，上图中没有使用SPI端口，AD1852的IDPM0脚下拉到地，IDPM1上拉到+5V（IDPM0=0，IDPM1=1）。工作模式是左对齐，24位； 2，LRCLK是32个BCLK翻转一次；按照数据手册第8页图5左对齐模式，LRCLK高电平输出左通道，低电平输出右通道； 3，datasheet第12页对图5的说明：The left-justified mode can accept any word length up to 24 bits, and any number of bit clocks from two times the word length to 64-bit clocks per frame. 我的理解是：一个frame最多有64个BCLK，其中包含左右两个通道，每个通道对应32个BCLK。在24位模式下，每个通道的前24个是有效的，后8个无效或者可以忽略。 4，上图中，SDATA左=0x007FFFFF（LRCLK高），SDATA右=0x00800000（LRCLK低）；分别对应正负最大值的二进制补码。按照这个输入，左右通道输出分别对应正最大值和负最大值。波形上看应该相反才对。 如果上面这些设置和理解没错的话，LRCLK与SDATA的对应关系应该是正确的。 1通道（黄）LRCLK，2通道（兰）SDATA |
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qwe045 发表于 2018-11-13 15:27 这个图能更清晰些，3通道（红）是BCLK，4通道（绿）是左通道输出； 还请教一下， 1，这两个图里的输出与输入都不匹配，输出幅值也不对。电路是参考AD1852评估板搭建的，问题会出在哪里？ 是输入的问题，或者差分转单端低通滤波电路的问题？ 2，fs是否等于LRCLK的频率，或者fs与LRCLK是什么对应关系？ |
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您的图无法看到。 fs是采样率，其直观上可以认为fs与LRCLK的频率相等。 |
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重新发了下图片，AD1852左对齐模式，24位。 1通道：LRCLK 2通道：SDATA，（左0x007FFFFF，右0x00800000） 3通道：BCLK 4通道：LEFT输出 4通道是左输出，感觉红圈A的位置应该是平直的。这个波动是怎么产生的？ 黄圈B的位置，有输入，无输出； 左右通道都接示波器的效果，跟最上面那张图一样。 |
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看了您的示波器截图，时钟信号的抖动，电源的不稳定，都会引起这种波动。建议您先采用信号源来做主时钟，以排除时钟抖动的影响。电源处也要加退偶电路。 |
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