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当我收到这样的警告时：
警告：[BD 41-1731]连接引脚之间的类型不匹配：/ verandfreqcount_0 / onepps（undef）和/ onepps（clk） 在verandfreqcount_0 / onepps上设置类型的最佳方法是什么？使用命令行和createandpackage IP工具的示例？ 以上来自于谷歌翻译 以下为原文 when I get a warning like this: WARNING: [BD 41-1731] Type mismatch between connected pins: /verandfreqcount_0/onepps(undef) and /onepps(clk) What's the best way to set the type on verandfreqcount_0/onepps? Example with both the command line and the createandpackage IP tool? 
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5个回答
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这是它在命令行上的ipx版本，但我想知道是否可能在事后或是否有其他人。
ipx :: infer_bus_interface onepps xilinx.com:signal:clock_rtl:1.0 [ipx :: current_core] ipx :: infer_bus_interface highspeedclk xilinx.com:signal:clock_rtl:1.0 [ipx :: current_core] 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 This is the ipx version of it on the command line, but I was wondering if it's possible after the fact or if there were others. ipx::infer_bus_interface onepps xilinx.com:signal:clock_rtl:1.0 [ipx::current_core] ipx::infer_bus_interface highspeedclk xilinx.com:signal:clock_rtl:1.0 [ipx::current_core] View solution in original post |
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嗨@petersk，
最好的方法是打包IP。 在端口定义中，只需将类型更改为clk。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 以上来自于谷歌翻译 以下为原文 Hi @petersk, The best way is when you package the IP. In the port definition, just change the type to clk. Regards, Florent Florent Product Application Engineer - Xilinx Technical Support EMEA ------------------------------------------------------------------------------------------------------------------------ Don't forget to reply, kudo, and accept as solution. |
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这是它在命令行上的ipx版本，但我想知道是否可能在事后或是否有其他人。
ipx :: infer_bus_interface onepps xilinx.com:signal:clock_rtl:1.0 [ipx :: current_core] ipx :: infer_bus_interface highspeedclk xilinx.com:signal:clock_rtl:1.0 [ipx :: current_core] 以上来自于谷歌翻译 以下为原文 This is the ipx version of it on the command line, but I was wondering if it's possible after the fact or if there were others. ipx::infer_bus_interface onepps xilinx.com:signal:clock_rtl:1.0 [ipx::current_core] ipx::infer_bus_interface highspeedclk xilinx.com:signal:clock_rtl:1.0 [ipx::current_core] |
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你会在哪里将端口定义更改为clk？
以上来自于谷歌翻译 以下为原文 Where would you change the port definition to clk? |
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对不起，它已经在这个帖子中，我错过了它。
只需右键单击端口并“自动推断”... 以上来自于谷歌翻译 以下为原文 Sorry, it was already in this thread and I missed it. Simply right click on the port and "Auto infer"... |
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