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我在Spartan 6上的设计有2个PLL，我没有这些PLL的限制，其中一个PLL由MIG实例化，另一个由用户实例化。
该错误与用户PLL有关。 地点：293 - 以下1个组件需要以特定的相对位置形式放置。 RPM网格中所需的相对坐标（可在FPGA编辑器中看到）显示在组件名称旁边的括号中。 由于放置限制，不可能将组件放置在所需的形式中。 PLL PLL_BASE_inst / PLL_ADV（0,0）锁定到站点PLL_ADV_X0Y1 但是在我限制了2个PLL之后，错误就消失了。 那么这个错误是关于什么的？ 以上来自于谷歌翻译 以下为原文 My design on Spartan 6 have 2 PLLs, I had no place constraint of these PLLs, one of the PLL is instantiated by MIG, the other is by user. The error was related to the user PLL. Place:293 - The following 1 components are required to be placed in a specific relative placement form. The required relative coordinates in the RPM grid (that can be seen in the FPGA Editor) are shown in brackets next to the component names. Due to placement constraints it is impossible to place the components in the required form.PLL PLL_BASE_inst/PLL_ADV (0, 0) locked to site PLL_ADV_X0Y1But after I place constrained the 2 PLLs, error were gone. So what this error was about? 
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4个回答
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嗨，PLL到PLL连接存在架构限制。有关详细信息，请参阅下面的文档第3章.http：//www.xilinx.com/support/documentation/user_guides/ug382.pdfThanks,Yash
以上来自于谷歌翻译 以下为原文 Hi, There are architecture limitations on PLL to PLL connections. Please refer below documents chapter # 3 for detail info. http://www.xilinx.com/support/documentation/user_guides/ug382.pdf Thanks, Yash |
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这是面料要求。
在正常流程中，工具无法适当地约束它们。 因此，当您适当地找到它时，它符合要求并经历。 问候 Sikta 以上来自于谷歌翻译 以下为原文 This is a fabric requirement. In a normal flow, the tool is unable to constrain them appropriately. So when you loc it appropriately, it meets the requirement and goes through. Regards Sikta |
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您能告诉我们您是如何设置PLL的约束的吗？
我在Spartan 6XC6SLX45T-3FGG484C器件中使用PCIe核心平台时遇到了同样的错误。 问候， 莫 以上来自于谷歌翻译 以下为原文 Could you please let us know how you placed the constraints for the PLLs? I am getting the same error with a PCIe core platform in a Spartan 6 XC6SLX45T-3FGG484C device. Regards, Mo |
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嗨，@ zangeneh。
我记不太清楚了。 但由于在可能的情况下只有两个可用的pll，只需尝试一下。 以上来自于谷歌翻译 以下为原文 hi, @zangeneh. i don't remember clearly. but since there were only two plls available in may case, just try it out. |
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