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嗨,
我正在使用的设计不会通过MAP。 我正在运行ISE 13.1。 我收到以下错误: 将设计映射到LUT ...... 错误:TSDatabase:19 - 处理tiMESPEC定义 TS_D2_TO_T2 = FROM:D2_CLK:TO:FFS:TIG: 没有定义名为“D2_CLK”的TNM,TPSYNC或用户组。 错误:TSDatabase:19 - 处理TIMESPEC定义 TS_J2_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: 没有定义名为“D2_CLK”的TNM,TPSYNC或用户组。 错误:TSDatabase:19 - 处理TIMESPEC定义 TS_J3_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: 没有定义名为“D2_CLK”的TNM,TPSYNC或用户组。 错误:TSDatabase:19 - 处理TIMESPEC定义 TS_J4_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: 没有定义名为“D2_CLK”的TNM,TPSYNC或用户组。 INTERNAL_ERROR:Pack:pkibangm.c:2584:1.87 - 发现4次timespec错误 它是Virtex 6上的一个大型设计。有一个PCIe端点(大部分代码直接来自Xilinx)和许多Coregen单元。 现在,我不知道如何处理这些错误。 在ucf文件中,没有像抱怨的TIMESPEC定义(“TS_D2_TO_T2”等)或任何类似的定义。 项目中只有一个ucf文件。 还没有名称为“D2_CLK”的TNM或类似名称。 所以我只是不明白TIMESPEC的起源是什么? 我在项目的所有文件中搜索了“* TS_J2 *”模式。 我在此消息下面列出了输出。 它有四个文件:三个报告错误(xmsg,.map和.mpr文件),*和*一次在综合报告中。 后者列出了一个时序约束,“TS_J2_TO_D2 = FROM TIMEGRP”FFS“TO TIMEGRP”D2_CLK“TIG;”,但是综合工具从哪里得到这个,因为我找不到将这个定义输入到工具的任何地方? 此外,合成不抱怨错过“D2_CLK”所以我猜它是在某处发现的。 但我也无法理解,因为如果我搜索模式“D2_CLK”(命令“grep -i -r -C 3 D2_CLK。”),它会找到与搜索TS_J2完全相同的条目 - 所以我不能 了解D2_CLK是什么或来自哪里。 任何帮助表示赞赏! 卡尔 $ grep -i -r -C 3 TS_J2。 ./_xmsgs/map.xmsgs-No TNM,TPSYNC或名为& quot; D2_CLK& quot;的用户组。 被定义为。 ./_xmsgs/map.xmsgs- ./_xmsgs/map.xmsgs- ./_xmsgs/map.xmsgs:Processing TIMESPEC定义TS_J2_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: ./_xmsgs/map.xmsgs-No TNM,TPSYNC或名为& quot; D2_CLK& quot;的用户组。 被定义为。 ./_xmsgs/map.xmsgs- ./_xmsgs/map.xmsgs- - ./xilinx_pcie_2_0_ep_v6.syr-(51.1%逻辑,48.9%路线) ./xilinx_pcie_2_0_ep_v6.syr- ./xilinx_pcie_2_0_ep_v6.syr-============================================ ============================= ./xilinx_pcie_2_0_ep_v6.syr:Timing constraint:TS_J2_TO_D2 = FROM TIMEGRP“FFS”TO TIMEGRP“D2_CLK”TIG; ./xilinx_pcie_2_0_ep_v6.syr-时钟周期:1.086ns(频率:920.641MHz) ./xilinx_pcie_2_0_ep_v6.syr-路径/目标端口总数:15/15 ./xilinx_pcie_2_0_ep_v6.syr-失败的路径/端口数:0(0.00%)/ 0(0.00%) - ./xilinx_pcie_2_0_ep_v6_map.map-TS_D2_TO_T2 = FROM:D2_CLK:TO:FFS:TIG: ./xilinx_pcie_2_0_ep_v6_map.map-未定义TNM,TPSYNC或名为“D2_CLK”的用户组。 ./xilinx_pcie_2_0_ep_v6_map.map-ERROR:TSDatabase:19 - 处理TIMESPEC定义 ./xilinx_pcie_2_0_ep_v6_map.map:TS_J2_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: ./xilinx_pcie_2_0_ep_v6_map.map-未定义TNM,TPSYNC或名为“D2_CLK”的用户组。 ./xilinx_pcie_2_0_ep_v6_map.map-ERROR:TSDatabase:19 - 处理TIMESPEC定义 ./xilinx_pcie_2_0_ep_v6_map.map-TS_J3_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: - ./xilinx_pcie_2_0_ep_v6_map.mrp-TS_D2_TO_T2 = FROM:D2_CLK:TO:FFS:TIG: ./xilinx_pcie_2_0_ep_v6_map.mrp-未定义TNM,TPSYNC或名为“D2_CLK”的用户组。 ./xilinx_pcie_2_0_ep_v6_map.mrp-ERROR:TSDatabase:19 - 处理TIMESPEC定义 ./xilinx_pcie_2_0_ep_v6_map.mrp:TS_J2_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: ./xilinx_pcie_2_0_ep_v6_map.mrp-未定义TNM,TPSYNC或名为“D2_CLK”的用户组。 ./xilinx_pcie_2_0_ep_v6_map.mrp-ERROR:TSDatabase:19 - 处理TIMESPEC定义 ./xilinx_pcie_2_0_ep_v6_map.mrp-TS_J3_TO_D2 = FROM:FFS:TO:D2_CLK:TIG: $ 以上来自于谷歌翻译 以下为原文 Hi, A design I'm working with won't go through MAP. I'm running ISE 13.1. I get the following errors: Mapping design into LUTs...ERROR:TSDatabase:19 - Processing TIMESPEC definition TS_D2_TO_T2=FROM:D2_CLK:TO:FFS:TIG: No TNM, TPSYNC or user group named "D2_CLK" is defined.ERROR:TSDatabase:19 - Processing TIMESPEC definition TS_J2_TO_D2=FROM:FFS:TO:D2_CLK:TIG: No TNM, TPSYNC or user group named "D2_CLK" is defined.ERROR:TSDatabase:19 - Processing TIMESPEC definition TS_J3_TO_D2=FROM:FFS:TO:D2_CLK:TIG: No TNM, TPSYNC or user group named "D2_CLK" is defined.ERROR:TSDatabase:19 - Processing TIMESPEC definition TS_J4_TO_D2=FROM:FFS:TO:D2_CLK:TIG: No TNM, TPSYNC or user group named "D2_CLK" is defined.INTERNAL_ERROR:Pack:pkibangm.c:2584:1.87 - 4 timespec errors found It's a large design on a Virtex 6. There's a PCIe endpoint (with large portions of code directly from Xilinx) and a number of Coregen units. Now, I don't know what to do with these errors. In the ucf file, there are no TIMESPEC definitions like the ones complained about ("TS_D2_TO_T2" and so on) or anything similar. There's just one ucf file in the project. There's also no TNM or similar named to "D2_CLK". So I just don't understand what the TIMESPEC comes from in the first place? I searched for the pattern "*TS_J2*" in all files of the project. I listed the output below this message. It's found in four files: Three reporting the error (xmsg, the .map and .mpr files), *and* once in the Synthesis Report. The latter lists a timing constraint, "TS_J2_TO_D2 = FROM TIMEGRP "FFS" TO TIMEGRP "D2_CLK" TIG;", but where does the synthesis tool get this from since I can't find anywhere where this definition is inputted to the tools? Also, synthesis don't complain about missing "D2_CLK" so I guesse it is found somewhere. But I can't understand that either, since if I search for the pattern "D2_CLK" (command "grep -i -r -C 3 D2_CLK .") it finds exactly the same entries as searching for TS_J2 - so I can't understand what D2_CLK is or where it comes from either. Any help is appreciated! Carl $ grep -i -r -C 3 TS_J2 ../_xmsgs/map.xmsgs-No TNM, TPSYNC or user group named " |
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7个回答
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映射错误消息中的TIMESPEC和TIMEGROUP来自Chipcope网表(.ngc)。
尝试在设计中删除Chipscope核心,看它是否可以通过地图,然后从那里开始。 carwer写道: 是的,我已经尝试过“清理项目文件”但它没有帮助。 并且约束不能在xcf文件中,因为我在整个项目目录中进行的文本搜索会找到它。 那么可以将约束写入预编译文件中吗? 这不是文本格式(然后我的搜索会找到它们)? 也许这就是现在最有可能的。 然后问题是; 我该怎么办? 现在设计根本不会通过MAP。 干杯,吉姆 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 The TIMESPECs and TIMEGROUPs in the map error messages are coming from Chipcope netlists (.ngc). Try removing Chipscope cores in your design to see if it can pass map and then go from there. carwer wrote: Cheers, JimView solution in original post |
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.syr文件是综合报告。
TIG约束显示在这里的事实表明 它既可以在源文件中(可能是预编译的源,如.ngc文件),也可以在综合中 约束(.xcf)文件。 另一种可能性是,这是前一个版本的剩余部分 已经从设计中删除了一个临时中间文件中的位 ISE数据库。 当你“清理项目时,通常会解决这类问题 文件“。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 The .syr file is the synthesis report. The fact that the TIG constraint shows up here suggests that it is either in a source file (possibly a pre-compiled source like a .ngc file) or in a synthesis constraint ( .xcf) file. One other possibility is that this is a left-over from a previous build and something that has been removed from the design has left bits in a temporary intermediate file in the ISE data base. That sort of problem is usually cleared up when you "clean up project files." -- Gabor -- Gabor |
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是的,我已经尝试过“清理项目文件”但它没有帮助。
并且约束不能在xcf文件中,因为我在整个项目目录中进行的文本搜索会找到它。 那么可以将约束写入预编译文件中吗? 这不是文本格式(然后我的搜索会找到它们)? 也许这就是现在最有可能的。 然后问题是; 我该怎么办? 现在设计根本不会通过MAP。 以上来自于谷歌翻译 以下为原文 Yes, I already tried "Clean up project files" and it didn't help. And the constraint couldn't be in a xcf file since the text search that I did on the entire project directory would have found that. So there can be constraints written into pre-compiled files? That are not in text format (then they would have been found by my search)? Maybe that's what's most likely right now. Then the question is; what can I do about this? Right now the design won't go through MAP at all. |
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映射错误消息中的TIMESPEC和TIMEGROUP来自Chipcope网表(.ngc)。
尝试在设计中删除Chipscope核心,看它是否可以通过地图,然后从那里开始。 carwer写道: 是的,我已经尝试过“清理项目文件”但它没有帮助。 并且约束不能在xcf文件中,因为我在整个项目目录中进行的文本搜索会找到它。 那么可以将约束写入预编译文件中吗? 这不是文本格式(然后我的搜索会找到它们)? 也许这就是现在最有可能的。 然后问题是; 我该怎么办? 现在设计根本不会通过MAP。 干杯,吉姆 以上来自于谷歌翻译 以下为原文 The TIMESPECs and TIMEGROUPs in the map error messages are coming from Chipcope netlists (.ngc). Try removing Chipscope cores in your design to see if it can pass map and then go from there. carwer wrote: Cheers, Jim |
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我删除了chipScope,它现在实现了很好。
谢谢您的帮助! 以上来自于谷歌翻译 以下为原文 I removed chipScope and it now implements fine. Thanks for the help! |
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如果您需要在设计中重复使用ChipScope文件,AR#43548会很有帮助。
以上来自于谷歌翻译 以下为原文 AR# 43548 is helpful if you ever need to re-use your ChipScope file in your design. |
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我遇到了类似ChipScope的问题。
当我从等式中删除它时,它也被修复了。 pandaria练级薄雾,战士练级规格,牧师找平specwarlock练级规格,pandal练级指导,和尚练级规格,法师练级规格,萨满练级规格,死亡骑士练级规格,骑士练级规格,德鲁伊练级练级规格 ,战士练级规格 以上来自于谷歌翻译 以下为原文 I had a problem with ChipScope doing something similar. It was also fixed when I removed it from the equation. mists of pandaria leveling,warrior leveling spec,priest leveling specwarlock leveling spec,mists of pandaria leveling guide,monk leveling,rogue leveling spec,mage leveling spec,shaman leveling spec,death knight leveling spec,paladin leveling spec,druid leveling spechunter leveling spec,warrior leveling spec |
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只有小组成员才能发言,加入小组>>
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