完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我正在使用ML 410 我分别生成了RGMII和SGMII(ISE中的ip核心)接口。 两者都在回环。 我想一次使用两者。 我宣布将(rgmii,sgmii)作为顶级模块中的组件。 我在翻译中遇到以下错误(即找不到sgmii网) 错误:ConstraintSystem:59 - 约束[top_mod.ucf(333)]:未找到INST“MGTCLK_N”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 错误:ConstraintSystem:59 - 约束[top_mod.ucf(335)]:未找到INST“RXP_0”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 错误:ConstraintSystem:59 - 约束[top_mod.ucf(336)]:未找到INST“RXN_0”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 错误:ConstraintSystem:59 - 约束[top_mod.ucf(337)]:未找到INST“TXP_0”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 错误:ConstraintSystem:59 - 约束[top_mod.ucf(338)]:未找到INST“TXN_0”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 所有失败的网都只与sgmii有关。 感谢致敬, 细心 以上来自于谷歌翻译 以下为原文 Hi, I am working with ML 410 I generated RGMII and SGMII(ip core in ISE) interfaces separately. Both are working with loop back. I wanted to use both at a time. I declared both(rgmii, sgmii) as components in top module. I am getting following errors in translate(i.e. sgmii nets are not found) ERROR:ConstraintSystem:59 - Constraint [top_mod.ucf(333)]: INST "MGTCLK_N" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint [top_mod.ucf(335)]: INST "RXP_0" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint [top_mod.ucf(336)]: INST "RXN_0" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint [top_mod.ucf(337)]: INST "TXP_0" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint [top_mod.ucf(338)]: INST "TXN_0" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. All nets which were failed are related to sgmii only. Thanks and Regards, chary |
|
相关推荐
4个回答
|
|
而不是INST尝试在您的UCF中使用NET
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Instead of INST try using NET in your UCF ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.comView solution in original post |
|
|
|
这些很可能不是设计中的顶级引脚,因为它们是通过层次结构实例化的。
运行综合时关闭保持层次结构,看看是否有帮助。 以上来自于谷歌翻译 以下为原文 These are most likely not being found as top-level pins in your design as they are instantiated down through the hierarchy. Turn off keep hierarchy when running synthesis and see if that helps. |
|
|
|
而不是INST尝试在您的UCF中使用NET
------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 Instead of INST try using NET in your UCF ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2430 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
756浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
545浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
366浏览 1评论
1963浏览 0评论
682浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-23 09:55 , Processed in 1.296735 second(s), Total 84, Slave 67 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号