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你好analog,我在使用ADF4001锁相环锁相24.576MHz VCXO晶体的时候,出现锁相不良,锁相参考为10MHz,只有配置PFD Frequency为8KHz的时候R Counter:1388;N Counter:C0001,能够锁住少部分的VCXO,锁住的延时很高,大约5s左右才能锁住,而且MUXOUT输出不稳定,表现为指示灯闪,同样cp电压采集也不是均匀的,有异常点。我相同电路设计,能够锁住10MHz、16.384MHz、19.2MHz、20MHz、32.768MHz、40MHz。所有的VCXO输出均为方波。下面是我的电路图:
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1个回答
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原理图上的环路滤波器设计没有零点补偿,也就是说,你的这个PLL电路的相位裕度为0,为绝对不稳定系统。请加入零点补偿网络RC(在CP端与地之间)。并用ADISimPLL仿真得出环路参数。注意,对VCXO而言,通常可以设计100Hz左右的滤波器。
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