[问答]

流水线SRAM中的连续读取可以每2个CLK周期做一个读周期吗

问答对人有帮助，内容完整，我也想知道答案 0 亲爱的，流水线SRAM的数据表（例如部分CY7C1382KV33）在第8页的“单读访问”段落中表示，支持连续的读周期。一个读周期有一个延迟2个时钟周期。这是否意味着你可以每2个CLK周期做一个读周期，或者你可以在每个CLK周期启动一个读周期吗？谢谢和问候，托马以上来自于百度翻译以下为原文 Dear, The datasheet of a pipelined SRAM (for example part CY7C1382KV33) states in the "Single Read Accesses" paragraph on page 8, that Consecutive read cycles are supported. One single read cycle has a lantency of 2 Clk cycles. Does this mean you can do a read cycle every 2 Clk cycles, or can you initiate a read cycle every Clk cycle? Thanks and best regards, Toma 0
2018-8-16 04:11:48　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 36切53 该类别下有 65 个回答。邀请回答 hnui2002 该类别下有 50 个回答。邀请回答细水爱长流该类别下有 33 个回答。邀请回答不cdvdhgdh 该类别下有 31 个回答。邀请回答 iwuwjgj 该类别下有 26 个回答。邀请回答 cslb2000 该类别下有 25 个回答。邀请回答珠海易胜该类别下有 23 个回答。邀请回答 ggfx 该类别下有 23 个回答。邀请回答 h1654155958.0210 该类别下有 22 个回答。邀请回答 hrtuoyu 该类别下有 22 个回答。邀请回答 ncmza 该类别下有 21 个回答。邀请回答 shaoye88 该类别下有 21 个回答。邀请回答瑾年Invader 该类别下有 20 个回答。邀请回答望望Ll 该类别下有 20 个回答。邀请回答 april_yu 该类别下有 20 个回答。邀请回答 zkzk196599 该类别下有 19 个回答。邀请回答 lucas_songlea 该类别下有 18 个回答。邀请回答 nvwuwy 该类别下有 18 个回答。邀请回答 zhan81411 该类别下有 17 个回答。邀请回答 cmh22 该类别下有 17 个回答。邀请回答举报张润相关推荐 • 流水线技术在DSP运算中有哪些应用？ 1564 • 流水线设计提高数据处理有没有办法保证数据不丢失？ 2406 • ARM cortex-A53是否支持硬件预取、整型流水线的个数等相关参数 3446 • 实现2/3级流水线设计，plugin需要做的配置调整 1363 • 请问流水线和PC的关系是什么？ 1640 • 请教verilog中流水线技术的用途？ 3645 • 流水线ADC的内部结构和工作原理是什么 4207 • 基于ROB重命名的方法的RISC-V超标量处理器中写回/提交流水线寄存器应该写些什么信息？ 1272 • Cortex-M3与ARM7的性能比较 3660 • H．264解码器中一种新颖的去块效应滤波器设计，不看肯定后悔 568 2个回答

答案对人有帮助，有参考价值 0 嗨，托马，你可以开始一个读周期的每一个时钟周期如果你想执行回读。您也可以验证这26页上的数据表图7，我们已经连续一个实例读取。谢谢和问候，普拉迪普塔以上来自于百度翻译以下为原文 Hi Toma, You can initiate a read cycle every Clk cycle if you want to perform back to back reads. You can also verify this in the datasheet on page 26, Figure 7, where we have shown one instance of consecutive reads. Thanks and Regards, Pradipta.

2018-8-16 04:20:45 评论举报徐晨曦

答案对人有帮助，有参考价值 0 嗨，托马，初始延迟之后，你可以在每个时钟周期读取数据。参考时序图“图7”。读/写周期时序”在数据表26页（http://www.cypress.com/file/226446/download）。请检查数据如何从位置“A1”和“A2”读出来。苏德什以上来自于百度翻译以下为原文 Hi Toma, After the initial delay, you can read data at every clock cycle. Refer the timing diagram "Figure 7. Read/Write Cycle Timing" on page 26 of the datasheet (http://www.cypress.com/file/226446/download ). Please check how data from locations 'A1' and 'A2' are read out. -Sudheesh

2018-8-16 04:31:59 评论举报郝思雨