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发布一个D类三态锁存输出类型电路，有几个地方不是很明白，有行家来指导一下

2018-8-14 16:44:40 1205

0 第一点：CLR=H ，CLK=L ，输出Q0是什么？第二点：输入端发出一帧低电平，输出端有高电平变为低电平，那么怎么才能使得输出端有低电平变为高电平的？第三点一直没弄明白这个逻辑关系，谁能讲一下 0 D类三态所存输出逻辑关系.jpg (60.87 KB, 下载次数: 6) D类三态所存输出真值表.jpg (161.6 KB, 下载次数: 3) D类三态所存输出.jpg (115.32 KB, 下载次数: 8)
2018-8-14 16:44:40　　评论淘帖0 举报相关推荐 • 请问这个D类三态锁存输出类型电路输出Q0是什么？ 2933 • 什么是三态电路三态电路有什么特点 6813 • 三态门有哪三态_三态门有什么特点 129434 • 求大神指导，有一个模拟电路没想明白 4911 • 分析一下SR锁存器的原理 6894 • AHCT16373具有3态输出的D型锁存器 10 • 具有三态输出的八进制透明锁存器-HEF40373B 0 • 具有三态输出的四路R/S锁存器-HEF4043B 0 • 三态输出的缓冲器有哪些用途？ 3579 • 16位透明D型锁存器;三态-74ALVT16373 0 1 个讨论

0 一：输出Q0表示保持原有值，即原来的电平；二：输入输出之间的关系是：当给芯片一个上升沿的时钟脉冲时，输出值将等于输入值！例如，假设初始值Q0~Q8为00000000，MCU给D0~D8一组01101100数据，当给一个上升沿时钟脉冲后，输出的Q0~Q8则变为 01101100；

2018-8-14 17:16:36 2 评论举报 1^# 沉默·饿狼 2 条评论半山 2018-8-15 09:22 这八位数据是要和时钟脉冲相配合的吗？在输出为01101100时，时钟脉冲再给一个上升沿是不是全改为初始值了？还有就是时钟的上升沿也应该是对具体的某一位或者是某几位进行设定或恢复初始值的吧？赞回复举报沉默·饿狼回复半山： 2018-8-15 10:31 数据和时钟脉冲是相互配合的，在输出为01101100后，在给一个时钟脉冲上升沿，数据将会变为D8~D0的数据，与初始值无关，换句话说，一个上升沿时钟将同时改变8位数据，即一个上升沿时钟对应8位；只有CLR信号为低电平是，8位输出全部为0，不受D0~D8的影响！赞回复举报