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25.0.21.1.5 Synchronous Transmit and Receive Operation (ASYNC = 0) When ASYNC = 0 in ACLKXCTL, the transmit and receive sections operate synchronously from the transmit section clock and transmit frame sync signals (Figure 25-15). The receive section may have a different (but compatible in terms of slot size) data format. Note that when ASYNC = 0, XCLK is automatically inverted http://processors.wiki.ti.com/index.php/Main_Page Think Over Before Asking. http://www.catb.org/~esr/faqs/smart-questions.html#goal |
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lifei639156 发表于 2018-7-25 08:18 非常感谢你的解答，按照你的说法理论上是没问题的。 我还有个疑问：如果C6748做为主设备，AIC3204作为从设备，只将CLKX和BCLK连接，FSX和WCLK连接，而CLKR和FSR都是悬空的，这样的话C6748能否对AIC3204正常的读写？其实写AIC3204没什么疑问，就是读AIC3204时DSP的CLKR和FSR时钟如何得到，直接内部产生吗？还是有其他方式？ |
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谢谢，本来想着CLKR可以内部配置由CLKX驱动的，发现c6748没有此功能。 |
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我用tms320c6424接aic3106是将clkx连接wclk，fsx连接bclk的，clkr和fsr并没有连接，但是接收数据时依然可以用clkx和fsx作为钟，我已经实现了，我看了一下6748的框图，跟6424是一致的，所以我认为clkr和fsr是可以用clkx和fsx驱动的 |
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