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从《Hardware Design Guide for KeyStone I Devices》以及《DDR3 Design Requirements for KeyStone Devices》中了解到，6678系统的特征阻抗要设计为50ohm，但是参考EVM的原理图（如下图）时发现，按照EVM的设计，如果是FR-4材质，介电常数4.5~5的情况下，按照EVM的走线是无法能满足50ohm特征阻抗的要求。不知版上各位在设计DSP系统板的时候，特征阻抗是如何考虑的？EVM设计是否能确保50ohm阻抗？如果能那是如何实现的？急问！！！！！
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5个回答
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lkjljljlj 发表于 2018-6-21 08:10 我原本是按照EVM的层叠设计与线束规则设计的，但现在发现，如果要满足50ohm得特征阻抗，这种设计是无法满足的。所以想问EVM的特征阻抗是否没有按照50ohm设计，是否合理？按照EVM的设计是否可行？ |
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rnr15483586 发表于 2018-6-21 08:20 我建议你咨询一下PCB生产商，让它们看你的设计是否能满足50ohm的要求，如果不行，按照PCB生产厂商的建议改。 TI只要求特征阻抗是50ohm，并不限制你具体怎么实现。 |
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lkjljljlj 发表于 2018-6-21 08:39 谢谢Brighton Feng 的回答。 关于50ohm的要求有点疑问，在《DDR3 Design Requirements for KeyStone Devices》中了解到，Signal Terminations要求40ohm，以下摘录原文（Page26）： “Each respective address and command net should be end terminated using a parallel termination resistor (in the range of 40ohm – 42ohm) and connected to Vtt (preferred value is 39ohm 1%).” 而我经过计算，EVM的层叠设计和线束约束得出的阻抗特性是，除了TOP与BOTTOM层（50ohm）外，其他信号层特征阻抗皆在40ohm左右。不知道是否是DDR的特殊要求，导致在阻抗设计的时候，应该选择40ohm为特征阻抗？ 其实只要明确需要50ohm特征阻抗，通过修改层高是比较容易达到要求的，就是因为有疑问，所以很纠结。 |
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rnr15483586 发表于 2018-6-21 08:51 单端信号PCB特征阻抗50ohm，这是明确的要求。 端接电阻值不等于PCB信号特征阻抗。端接电阻40ohm，是TI根据仿真结果给的推荐。 EVM原理图上的层叠信息可能不准确，最终给PCB生产厂家时给了它们阻抗要求，并要求它们提供实际阻抗值，最终阻抗都控制在50 +- 5%之内。 |
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