[问答]

altera的uniphy

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问答对人有帮助，内容完整，我也想知道答案 0 请问ddr3的uniphy不想用qsys和nios来控，只能通过core_0002.v中的avalon MM接口来控制吗？ core_0002 ( input wire pll_ref_clk, // pll_ref_clk.clk input wire global_reset_n, // global_reset.reset_n input wire soft_reset_n, // soft_reset.reset_n output wire afi_clk, // afi_clk.clk output wire afi_half_clk, // afi_half_clk.clk output wire afi_reset_n, // afi_reset.reset_n output wire afi_reset_export_n, // afi_reset_export.reset_n output wire [14:0] mem_a, // memory.mem_a output wire [2:0] mem_ba, // .mem_ba inout wire [0:0] mem_ck, // .mem_ck inout wire [0:0] mem_ck_n, // .mem_ck_n output wire [0:0] mem_cke, // .mem_cke output wire [0:0] mem_cs_n, // .mem_cs_n output wire [1:0] mem_dm, // .mem_dm output wire [0:0] mem_ras_n, // .mem_ras_n output wire [0:0] mem_cas_n, // .mem_cas_n output wire [0:0] mem_we_n, // .mem_we_n output wire mem_reset_n, // .mem_reset_n inout wire [15:0] mem_dq, // .mem_dq inout wire [1:0] mem_dqs, // .mem_dqs inout wire [1:0] mem_dqs_n, // .mem_dqs_n output wire [0:0] mem_odt, // .mem_odt output wire avl_ready, // avl.waitrequest_n input wire avl_burstbegin, // .beginbursttransfer input wire [25:0] avl_addr, // .address output wire avl_rdata_valid, // .readdatavalid output wire [63:0] avl_rdata, // .readdata input wire [63:0] avl_wdata, // .writedata input wire [7:0] avl_be, // .byteenable input wire avl_read_req, // .read input wire avl_write_req, // .write input wire [2:0] avl_size, // .burstcount output wire local_init_done, // status.local_init_done output wire local_cal_success, // .local_cal_success output wire local_cal_fail, // .local_cal_fail output wire pll_mem_clk, // pll_sharing.pll_mem_clk output wire pll_write_clk, // .pll_write_clk output wire pll_locked, // .pll_locked output wire pll_capture0_clk, // .pll_capture0_clk output wire pll_capture1_clk // .pll_capture1_clk ); 另外在DDR2 and DDR3 SDRAM Controller with UniPHY User Guide中看到有好多afi开头的接口，比如afi_wdata_valid，这个AFI的可以调用么？和avl前缀的信号有什么关系？总的来说就是想在verilog中不通过qsys和nios直接用ddr3，但是不知道从哪下手，官方例程也仿真过了，不知道怎么调用core_0002里面的接口 0
2018-6-5 18:11:49　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报李宁相关推荐 • altera DDR3 UNIPHY硬核控制读操作 7330 • ddr3 sdram controller with uniphy 17.1 无法例化 3615 • 调用模块DDR3 UniPHY 问题 52362 • Altera OpenCL 3873 • FPGA外接DDR3，引脚配置完成后，编译出现如下错误 11155 • 学习FPGA是选Altera还是Xilinx? 9839 • Altera的加密IP如何还原？ 1673 • Altera资源中心上线啦，下载赢取精美礼品！ 2125 • 请问ALTERA是建议先把HDL源代码编译为edf文件后再使用ALTERA的工具编译吗？ 919 • Altera Dubag silence是什么 2060 1个回答