[问答]

求高手帮忙写下Verilog的ASK调制解调的Testbench文件

问答对人有帮助，内容完整，我也想知道答案 0 //基于verilog HDL描述语言，对基带信号进行ASK振幅调制 module ASK_modulator(clk,start,x,y); input clk; //系统时钟 input start; //开始调制信号 input x; //基带信号 output y; //调制信号 reg[1:0] q; //分频计数器 regf; //载波信号 always @(posedge clk) begin if(start == 0) q <= 0; else if(q <= 1) begin f <= 1; q <= q + 1; end else if(q == 3) begin f <= 0; q <= 0; end else begin f <= 0; q <= q + 1; end end assign y = x && f; //对基带信号进行调制 endmodule ------------------------------------------------------- //基于verilog HDL描述语言，对ASK调制信号进行解调 module ASK_demodulator(clk,start,x,y); input clk; //系统时钟 input start; //同步信号 input x; //调制信号 output y; //基带信号 reg y; reg xx; //寄存x信号 reg [3:0] q; //计数器 reg [2:0] m; //计xx的脉冲数 always @(posedge clk) begin xx<= x; //clk上升沿时，把x信号赋给中间信号xx if(!start) q<= 0; elseif(q == 11) //if语句完成q的循环计数 q<= 0; else q<= q + 1; end always @(posedge clk) //此进程完成ASK解调 begin if(q== 11) //m计数器清零 m<= 0; elseif(q == 10) begin if(m< 3) //if语句通过对m大小，来判决y输出的电平 y<= 0; else y<= 1; end elseif(xx == 1) m<= m + 1; end endmodule 0
2018-2-9 23:05:45　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × leetow2006 该类别下有 10 个回答。邀请回答 wangyi31 该类别下有 9 个回答。邀请回答又见炊烟起该类别下有 7 个回答。邀请回答 ljs1944 该类别下有 5 个回答。邀请回答 mxzwt 该类别下有 5 个回答。邀请回答 yanwuhua 该类别下有 5 个回答。邀请回答李征该类别下有 4 个回答。邀请回答 zhoulong99 该类别下有 4 个回答。邀请回答 zheng39680 该类别下有 4 个回答。邀请回答 future魏该类别下有 4 个回答。邀请回答蒙奇该类别下有 4 个回答。邀请回答刘海峰该类别下有 4 个回答。邀请回答 lixuhui112 该类别下有 4 个回答。邀请回答落定晴该类别下有 4 个回答。邀请回答 xiaowangnan 该类别下有 4 个回答。邀请回答 warmasteryuri 该类别下有 4 个回答。邀请回答娃哈哈1234566 该类别下有 4 个回答。邀请回答吴香毅该类别下有 4 个回答。邀请回答 zard222 该类别下有 4 个回答。邀请回答徐富昂该类别下有 4 个回答。邀请回答举报罗小朝相关推荐 • 求2ASK调制解调电路。。 2263 • ASK调制解调的原理是什么？ 2456 • 如何很好的实现ASK调制解调？ 3613 • Labview中2ASK调制解调 3314 • OOK调制解调的FPGA实现，求Verilog代码 5459 • ASk调制解调 4222 • LabVIEW+2ASK信号调制 3136 • 基于labview的4ASK 4FSK 4PSK 调制与解调程序求好人发个 3491 • 怎样在Verilog写的testbench测试VHDL模块?? 7316 • 求问使用LABVIEW实现2ASK调制解调的程序框图 4593