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FPGA MicroBalze嵌入式设计-----添加用户自定义IP，IP与MicroBlaze之间数据交互

2018-1-9 14:53:42 6816

0 本帖最后由何立立于 2018-1-9 17:29 编辑在Microblaze系统中添加用户自定义IP，可以使用Xilinx Platform Studio (XPS) Create/Import Peripheral Wizard向导进行配置。如图添加一个Custom PWM IP挂在PLB总线上。步骤如下：（1）创建IP： Step1：双击mb_system module 打开 XPS，在工具栏中中Hardware > Create or Import Peripheral… 点击 Next。 step2：确保Create templates for a new peripheral被选择中，然后继续点击Next，选择To an XPS project然后再点击Next。 step3：输入被创建的IP名字，比如： plb_pwm, 然后在点击Next。 step4:选择 Processor Local Bus (PLB v4.6) 总线协议，然后点击 Next。 step5：IPIF是用户自定义IP接口。包含了user_logic 用户逻辑，IPIF相当于MicroBlaze挂载的外设。可以选择通过软件寄存器来控制用户IP。点击Next可以选择寄存器位宽和个数。其中IPIC是user_logic 与PLC总线之间数据交互的一系列信号。点击NEXT完成配置。（2）设计编写IP逻辑，实现MicroBlaze与PWM IP之间的通信：生成IP 模块后，还需要根据用户需求编写IP的控制逻辑，实现相应的IP功能。打开工程pcores路劲目录会看到生成的用户定义的plb_pwm_v1_00_a模块。打开hdl目录中的plb_pwm.vhd文件进行编写： step1：添加端口声明 -- ADD USER PORTS BELOW THIS LINE ------------------ PWM_Out : out std_logic; -- ADD USER PORTS ABOVE THIS LINE-------------------- 复制代码 step2：用户信号声明 --USER signal declarations added here, as needed for user logic signal duty_cycle : std_logic_vector (11 downto 0); signal fcount : std_logic_vector (11 downto 0); 复制代码 step3：编写用户控制逻辑 --USER logic implementation added here -- Duty cycle is controlled by the software controlled register duty_cycle <= slv_reg0(20 to 31); -- 12-bit rollover counter counter : process (Bus2IP_Clk) begin if (Bus2IP_Clk'event and Bus2IP_Clk = '1') then if Bus2IP_Reset = '1' then fcount <= (others => '0'); else fcount <= fcount + 1; end if; end if; end process counter; -- Enable the output for the duty cycle selected PWM_Out <= '1' when (fcount < duty_cycle) else '0'; 复制代码 slv_reg0是软件传输给IP的数据，即MicroBlaze通过PLB写入到PWM IP的数据，用来和12bit计数器fcout比较，从而决定何时PWM_Out产生脉冲。 step4：保存文件代码。 step5：打开plb_pwm_v1_00_adata 文件，添加PWM_OUT端口。 ## Ports PORT PWM_Out = "", DIR = O 复制代码 step6：保存文件，完成以后IP的创建，在xps中像调用其他IP一样即可，PWM_OUT端口链接设置外部输出，连接都FPGA外部控制LED。 1
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