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特权同学的《FPGA/CPLD边学边练---快速入门Verilog/VHDL》中的UART串口收发实验发送数据和接收的数据不一致。在每个有效数据的后面都会多两个数据。比如发送的有效数据是：FF。则返回的接收数据为：FF 43 F8。不管发送的有效数据是什么后面总会带着43 F8这两个数据。
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6个回答
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波特率检查一下~~~
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用示波器点一下fpga串口接收的数据，看看是不是接收到的就多了那两个字节。如果接收正常，再看一下发送。
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先仿真一下波形，看仿真结果是不是也有这两个数
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取消勾选，发送新行，试试
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