完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
9206
|
特权同学的《FPGA/CPLD边学边练---快速入门Verilog/VHDL》中的UART串口收发实验发送数据和接收的数据不一致。在每个有效数据的后面都会多两个数据。比如发送的有效数据是：FF。则返回的接收数据为：FF 43 F8。不管发送的有效数据是什么后面总会带着43 F8这两个数据。
已退回5积分
|
|
相关推荐
6个回答
|
|
|
波特率检查一下~~~
|
|
|
|
|
|
|
|
|
|
|
用示波器点一下fpga串口接收的数据，看看是不是接收到的就多了那两个字节。如果接收正常，再看一下发送。
|
|
|
|
|
|
先仿真一下波形，看仿真结果是不是也有这两个数
|
|
|
|
|
|
|
|
|
|
|
取消勾选，发送新行，试试
|
|
|
|
|
只有小组成员才能发言，加入小组>>
879个成员聚集在这个小组
加入小组4483 浏览 0 评论
特权同学 Verilog边码边学 Lesson01 Vivado下载与安装
2594 浏览 1 评论
玩转Zynq连载50——[ex69] FIR滤波器IP仿真实例
4270 浏览 2 评论
玩转Zynq连载49——[ex68] MT9V034摄像头的图像FFT滤波处理
5221 浏览 1 评论
玩转Zynq连载48——[ex67] Vivado FFT和IFFT IP核应用实例
5207 浏览 0 评论
1906浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
5556
