[问答]

我想问一下在Verilong中,a <= 8'b0;和a <= 8'd0;有什么不同，顺便求推荐Veriog语法书。

问答对人有帮助，内容完整，我也想知道答案 0 b代表二进制，d代表十进制，那么这2个语句是否起到相同的效果呢?如果都是赋值0的话，应该是无论在什么情况下的赋值，结果都不会变化吧？都是0？目前Verilog的语法是完全不懂，大家有什么好的Verilog语法书推荐吗？ 0
2017-8-29 16:42:05　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 li电子相关推荐 • 大佬们，帮我看一下代码需要怎么改更完善 16657 • CPLD驱动MAX7219传送8位参数的问题 8101 • fpga spi从机发送的数据左移1bit，怎么解决让数据不错位 14754 • Altera cpld编译完使用逻辑单元为0且不起作用为什么 1231 • 关于FPGA的{12 - color_width{1'b0}} 是什么意思？ 3268 • 求助大佬解惑这两段verilog代码区别，感觉功能一样，但是实际一个有输出一个没输出，万分感谢您的解答！ 3981 • 矩阵键盘按键输入多位数的显示问题 4552 • ISE14.7， HDL Synthesis 综合一直在Running，没有错误提示 18911 • MAX7219的问题 9807 • verilog模拟spi发数据，数据线比时钟线多一位延迟 3899 2个回答

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2017-8-29 16:42:06 评论举报冷锋