求助大佬解惑这两段verilog代码区别，感觉功能一样，但是实际一个有输出一个没输出，万分感谢您的解答！

4193 FPGA Verilog Xilinx

问答对人有帮助，内容完整，我也想知道答案 0 ` 本帖最后由 hanareuok 于 2021-7-26 16:25 编辑代码1：TM无递增，一直保持0 always @(posedge CLK_10M or negedge RST) begin if(RST==1'b0) TM<=12'd0; else if(CLK_10M==1'b1) begin if(TM==12'd1000) TM<=12'd0; else TM<=TM+1'b1; end end 复制代码代码2：TM递增正常 always @(posedge CLK_10M or negedge RST) begin if(RST==1'b0) TM<=12'd0; else if(TM==12'd1000) TM<=12'd0; else TM<=TM+1'b1; end 复制代码代码目标实现在10M频率下TM递增到1000后重新递增。代码1TM一直保持0，代码2保持递增正常。通过quartus和modelsim中仿真代码1结果正常，但是代码1在ISE中下载到xilinx的FPGA中最终实际输出不正确。请教各位这是什么原因呢，verilog语句有问题吗？万分感谢您的解答！！！ ` 0
2021-7-26 12:12:55　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报张国龙相关推荐 • verilog语言如何给一个数组赋值呢，新手求助，感谢各位大佬！ 6944 • 二阶低通RC滤波器他的截止频率如何计算呢？ 10529 • 电容滤波和低通滤波器滤波的区别是什么呢？ 4455 • 关于ISE中使用$readmemb是否成功问题，求大佬解惑，万分感谢！ 4319 • 求助为什么在同一个simulink工程中的AB两个不相关模型运行相互影响呢？ 45059 • 关于FPGA进行外部边沿检测，检测不准确问题？ 3287 • 求助电路设计问题，关于电阻串电容作用？ 2363 • 如何用STM32定时器实现一个周期输出PWM2的波形？ 561 • DC/DC升压芯片BL8531CC3TR60，输出电压和电源一样是怎么回事 4198 • 两个控制器间SPI通信片选使能后为什么要过一段时间才收发数据？ 479 2个回答

答案对人有帮助，有参考价值 0 我在vivado仿真，两段代码的TM值是同步的。 //------建议就编码方式而言，不推荐第一种，即用时钟检测时钟自身。 //------其他第一段代码最后少了一个end，不确定是否还少其他内容。最佳答案

2021-7-26 12:12:56 1 评论举报卿小小_9e6 1 条评论张国龙 2021-7-26 16:55 首先感谢您的解答，end源代码有忘记加了，已修改。您的解答和建议很有帮助，再次感谢！赞回复举报