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` 本帖最后由 hanareuok 于 2021-7-26 16:25 编辑 代码1:TM无递增,一直保持0
代码2:TM递增正常
代码目标实现在10M频率下TM递增到1000后重新递增。 代码1TM一直保持0,代码2保持递增正常。通过quartus和modelsim中仿真代码1结果正常,但是代码1在ISE中下载到xilinx的FPGA中最终实际输出不正确。 请教各位这是什么原因呢,verilog语句有问题吗?万分感谢您的解答!!! ` |
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2个回答
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第一种仿真可以,不适合硬件实现
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