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9个回答
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adder4里的代码如下：
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/03/31 15:01:19 // Design Name: // Module Name: adder4 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module adder4( output cout, output[3:0] sum, input[3:0] ina, input[3:0] inb, input cin ); assign {cout,sum}=ina+inb+cin; endmodule |
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2017-4-12 17:43:47
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仿真文件adder_tp如下：
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2017/03/31 15:12:33 // Design Name: // Module Name: adder_tp // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module adder_tp( wire cout, wire[3:0] sum, reg[3:0] a, reg[3:0] b, reg cin ); integer i,j; initial begin a=0; b=0; cin=0; #20 a=16'h01; #20 b=16'h01; end always #10 cin<=~cin; adder4 adder(.sum(sum),.cout(cout),.ina(a),.inb(b),.cin(cin)); endmodule |
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2017-4-12 17:44:06
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错误如下： [USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'E:/vivado_exe/add/add.sim/sim_1/behav/xvlog.log' file for more information. [Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.
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2017-4-12 17:44:43
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然后把仿真文件adder_tp中这一行注释掉:
adder4 adder(.sum(sum),.cout(cout),.ina(a),.inb(b),.cin(cin)); 然后仿真就可以通过（当然结果是错的）。想请教一下大家，这一行错在哪里了？ |
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2017-4-12 17:45:41
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tb里面不能有端口
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楼主我也遇到这个问题了，你最后解决了么
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2017-7-5 10:56:03
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楼主给看下tb文件吧，这个错应该是仿真报错，具体哪一行有问题，你可以在'E:/vivado_exe/add/add.sim/sim_1/behav/xvlog.log 这个路径下的文件里看；
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xinzaichenmo 发表于 2017-4-12 17:45 楼主，我也遇到这个问题了，想请教下这个问题你解决了吗 
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改成
module adder_tp(); wire cout, wire[3:0] sum, reg[3:0] a, reg[3:0] b, reg cin 可能就可以了吧 |
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