【Artix-7 50T FPGA试用体验】DDR3调试

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此篇讲解一下DDR3SDRAM控制器的调试。Xilinx提供了MIS (memory interface solutions)，专门针对DDR SDRAM开发提供了控制器，FPGAer可很轻松地实现DDRSDRAM控制。

首先在vivado中进入MIG参数设置界面

因为不需要挂载到microblaze或者arm core上，取消勾选AXI4接口

选择当前使用的FPGA型号xc77a50ti-ftg256

选择控制器类型为DDR3SDRAM控制器

设置时钟频率400MHz，内存具体型号MT41K128M16XX-15E，电压1.5V，数据宽度16位

设置输入时钟频率200MHz

MIG控制器提供三种接口：1）AXI4接口；2）UI接口；3）native接口。其中AXI4是挂载到CPU核上的标准接口，如果FPGAer想使用纯逻辑连接MIG控制器，使用UI接口相对方便些。

如下是UI接口的信号：

app_addr	读写地址
app_cmd	读写命令
app_en	使能
app_wdf_data	写数据
app_wdf_end	写操作终止
app_wdf_mask	写数据掩码
app_wdf_wren	写使能
app_rd_data	读数据
app_rd_data_end	读操作终止
app_rd_data_valid	读使能
app_rdy	操作准备
app_wdf_rdy	写操作准备
ui_clk	UI接口输出时钟
ui_clk_sync_rst	UI接口输出复位

写操作，需设置写命令，信号时序如下，必须在app_rdy有效时的写命令才有效

写操作的控制信号与写命令的时序关系如下，可提前一个时钟周期，或者同时，或者延时不超过两个时钟周期的写控制都是有效的

上板测试，时序如下：

读操作相对简单些，设置读命令后，控制器在一定延时后输出读取数据

读操作也可以连续，如下两个读操作流水线

上板测试，读操作时序如下，从读命令到读数据输出有46/2=23个UI时钟周期的延时

小计地盘 · 2017-2-17 10:31:24

不知道楼主是跑的仿真还是自己写的驱动，如果要发送的数据采用的是从fifo接口读出现存储到DDR3中，我在调试过程中发现并不能很好的处理读FIFO接口边界并存储到DDR3中这部分问题，因为DDR3地址部分和数据部分是分开的，总会出现在app_wr_rdy又拉低时停止读FIFO后从FIFO中读取的数据会丢失（FIFO FWTF方式）或多(FIFO标准方式)情况，最后不得已采用的是写8个数据进行一次地址命令和数据个数对其一次的方式，不知道有什么好的解决办法没？？？

shkarin · 2017-5-18 11:10:48

写的不错啊。。。。

lee_st · 2017-5-20 13:32:09

非常不错的例程啊，

lee_st · 2017-5-20 13:32:29

多给个赞扬啊哦，

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