【Artix-7 50T FPGA试用体验】开箱测试

8. 下载完可以看到LED灯依次亮，附上使用的代码。
`timescale 1ns / 1ps
module led_test(
                  //input
input             sys_clk             ,    //system clock;
input             sys_rst_n           ,    //system reset, low is active;
                  //output
output reg [7:0]  LED                 
              );
//Parameter define

//Reg define
reg    [2:0]             counter             ;
reg    [24:0]            count               ;
// count for add counter, 0.125S/20ns = 6,250,000, need 23 bit cnt
always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)
            count <= 23'b0;
        else if ( count == 23'd6250000 )
            count <= 23'b0;
                  else
            count <= count + 23'b1;
end

// counter for pipeline LED display
always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)  
            counter <= 3'b0;
        else if ( count == 23'd6250000)
            counter  <= counter + 3'b1;
        else ;
end

// ctrl LED pipeline display when counter is equal 10 or 20 ....
always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)
            LED <= 8'b0;
        else begin
            case (counter)
                 3'd0     : LED <= 8'b10000000   ;
                 3'd1     : LED <= 8'b01000000   ;
                 3'd2     : LED <= 8'b00100000   ;
                 3'd3     : LED <= 8'b00010000   ;
                 3'd4     : LED <= 8'b00001000   ;
                 3'd5     : LED <= 8'b00000100   ;
                 3'd6     : LED <= 8'b00000010   ;
                 3'd7     : LED <= 8'b00000001   ;   
                 default   : LED <= 8'b00000000   ;   
            endcase
        end         
end
endmodule