请教高手：PSOC creator中verilog设计的三个问题

2016-11-30 10:45:38 3051

0 本帖最后由 gwbing982 于 2016-11-30 13:57 编辑请教三个问题：1 PSOC creator中的TOP必须是图形么？ 2 PSOC creator是否支持纯verilog的层次化设计？怎么操作？ 3 创建component时，如果verilog代码中包含子模块a，怎么把子模块a.v添加进来？ 0
2016-11-30 10:45:38　　评论淘帖0 举报相关推荐 • PSoC Creator教程：如何在工程中创建Verilog Implementation 2123 • PSoC Creator特色概述：如何使用PSoC Creator文件管理器 9290 • PSoC Creator教程：如何在工程中添加文件 3175 • PSoC Creator教程：时钟的基本介绍 3861 • 详细的PSoC Creator系统参考指南 63 • PSoC Creator教程：如何在工程中创建Library Project 2243 • psoc creator 使用中的问题 4193 • PSoC Creator教程：如何创建组件符号 2005 • PSoC Creator教程：如何在工程中创建电路图 3191 • PSoC Creator中的Ghost组件 1755 1 个讨论

0 专家们都忙着赚大钱，没空搭理~~ 自己回复自己： 1 是的 2 支持 3 在component的top代码中添加`include "a.v" 以上是cypress官方论坛的答复...

2016-12-12 13:37:09 评论举报 1^# ha