完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
想通过SelectMAP方式配置Xilinx Virtex II。Selectmap的时序通过另外一个Altera FPGA控制,配置数据存放在SRAM中,Altera FPGA读出SRAM数据,每来一个CCLK时钟,把数据加载到SelectMAP端口,现在一直通mcs文件配置到FPGA中,但是不成功,想问下几个问题:(1)配置文件是bit文件还是mcs文件或者是其他的文件?;(2)SelectMAP端口的CCLK配置时钟是随便自己定义的时钟么?(3)SelectMAP的D[0:7],D0是高位,D7是低位,那么配置时候mcs文件需要改变里面数据的高低位么?(4)大神告知一些配置时候细节,仿真看了时序自己觉得没问题。谢谢大家帮忙看看~
|
|
相关推荐
6个回答
|
|
frame_reconfig为SelectMAP数据端口D[0:7]
|
|
|
|
|
|
问题解决了,配置过程中初始化出错了,PROG_B拉低开始清空配置存储器,并且使INIT_B保持低电平,清空配置存储器的时间应该大于300us,之后INIT_B自动拉高,INIT_B拉高后才可以进行配置数据的加载。
|
|
|
|
能向你请教一下么,最近也在配selectMAP
|
|
|
|
|
|
|
|
你好,我想问一下SelectMAP模式共有D0-D7 8个接口,但是在画原理图时发现板子上只标明了D0(如图所示),那么D1-D7的接口到底在哪里?
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
130 浏览 0 评论
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1369 浏览 0 评论
427 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1521 浏览 1 评论
482 浏览 0 评论
4311 浏览 95 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-18 14:23 , Processed in 0.763613 second(s), Total 82, Slave 64 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191