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数字逻辑门在Robei软件中利用Verilog语言实现的方式

fpgachuxue

2015-4-3 11:18:25 4365

` 本帖最后由 FPGAchuxue 于 2015-4-10 10:04 编辑

本篇教程出自Robei，更多精彩内容请关注：Robei

1.实验目的

数字逻辑是芯片电路的基本组成部分。本次实验主要分析数字逻辑门在Robei软件中利用Verilog语言实现的方式，并通过该实验让参与者快速体验并掌握“图形化+代码”的新型设计模式。

2.实验准备

2.1理论分析

逻辑门是数字电路的基础，常见的数字电路逻辑门有与门，或门，非门，与非门，或非门和异或门等。本次实验重点讨论其中的几个逻辑门用Verilog在Robei软件中的设计和仿真。以常见的与门为例，如图2-1-1所示，通过其真值表可以看出，只有当两个输入同时为1的时候，输出才是1，其他情况下均为0。与门的数学表达式为：

a	b	y
0	0	0
0	1	0
1	0	0
1	1	1

与门示意图和真值表

2.2软件准备

熟悉Robei软件。在Robei官方网站上下载最新版Robei软件，并安装。打开Robei软件，熟悉Robei软件的结构和菜单。将鼠标放在工具栏的每个图标上查看图标所代表的内容。在下拉菜单中点击“Help”，查看Robei最新版用户使用说明书。

3.实验内容

3.1 模型设计

1）新建一个模型。点击工具栏上的图标，或者点击菜单“File”然后在下拉菜单中选择“New”，会有一个对话框弹出在弹出的对话框中设置你所设计的模型。

对应的每项分析如下：

（1）Module Name：模块名称，这里我们想创建一个叫andgate的模块，输入andgate。

（2）Module Type：模块类型，Robei支持3种类型，“module”，“testbench”和“constrain”。这里我们创建的是一个模块，选择“module”。

（3）Language：设计语言，这里只有一种设计语言Verilog。

（4）Input Ports：输入引脚的数目，我们设计的模块有2个输入引脚a和b，所以输入2。

（5）Output Ports：输出引脚的数目，我们设计的模块只有1个输出引脚y，所以输入1。

（6）Inout Ports：既可以作为输入又可以作为输出引脚的数目，我们设计的模块没有用到该类型引脚，所以输入0。

参数填写完成后点击“OK”按钮，Robei就会生成一个新的模块，名字就是andgate，

2）修改模型。在自动生成的界面图上用鼠标选中输入引脚“p0”，右侧的属性编辑栏就会展示该引脚相对应的属性。每条属性有其对应的名称。为了跟实验设计名称一致，我们把p0的名称改成a，p1的名称改成b，p2的名称改成y。修改的方法是在属性编辑器Name栏里面修改并点回车。为了区分每个引脚，我们可以修改每个引脚的Color值，并点回车保存。

3）输入算法。点击模型下方的Code进入代码设计区。

在代码设计区内输入以下Verilog代码：

assign y = a & b； //学习Verilog assign的写法。

该代码实现的是与门逻辑运算。

4）保存。点击工具栏图标，或者点击菜单“File”中的下拉菜单“Saveas”，将模型另存到一个文件夹中。

5）运行。在工具栏点击或者点击菜单“Build”的下拉菜单“Run”，执行代码检查。如果有错误，会在输出窗口中显示。如果没有错误提示，恭喜你，模型andgate设计完成。

3.2测试文件设计

1）新建一个文件。点击工具栏上的图标，在弹出的对话框中参照图2-1-9进行设计。

2）修改各个引脚的颜色。选中每个引脚，在属性栏中修改其颜色，方便区分不同的引脚信号。

3）另存为测试文件。点击工具栏图标，将测试文件保存到andgate模型所在的文件夹下。

4）加入模型。在Toolbox工具箱的Current栏里，会出现一个andgate模型，单击该模型并在andtest上添加。

5）连接引脚。点击工具栏中的图标，或者选择菜单“Tool”中的“Connect”，连接引脚p0到a，p1到b和y到p2。这个时候，注意查看连接线的颜色。如果鼠标要变回选择模式，点击图标。