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本人菜鸟一枚，请问FPGA中（使用verilog）ChipScope显示输入时钟信号（clk50M），报错误，如果通过pll获取其他频率比如clk40M，为什么ChipScope显示的时钟频率一直为0呢？可其他输出的数据都正确。
补充内容 (2017-5-9 21:49): 还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？ 
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8个回答
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用高频可以采低频，假设你用200m的去才25m50m等等，你先显示低频的clk就把chipscope的时钟找一个高点的时钟去采
最佳答案
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2017-5-9 20:31:20
评论
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中间信号不显示吧
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用采样去采样本身，肯定不变
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2017-5-10 17:58:56
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2017-5-10 20:07:21
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2017-5-10 20:07:39
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2017-5-10 20:50:27
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采样定律
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中间变量可以显示
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