完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
|
|
|
|
|
|
程序设计
这个程序没有设计的很复杂，通过简单的硬件描述语言看透硬件描述语言和FPGA硬件的联系。首先我们将按键输入经过一个非门后再经过2组D触发器。经过D触发器的信号，会在D触发器时钟输入的上升沿锁存然后再送到输出。 在进行硬件描述语言编码之前，我们已经把硬件构建完成，这是一个正常的开发流程。有了硬件设计思路无论是通过画图还是通过Verilog HDL、VHDL都能完成设计，根据设计的复杂程序和对某种语言的熟悉程序来选择工具。 |
|
|
|
|
|
创建Vivado工程
3.1 首先建立按键的测试工程，添加verilog测试代码，完成编译分配管脚等流程。 `timescale1ns/1ps modulekey_test （ inputclk，//systemclock25Mhzonboard input［3:0］key，//inputfourkeysignal，whenthekeydown，thevalueis0 output［3:0］led//LEDdisplay，whenthesiganllow，LEDlighten ）; reg［3:0］led_r;//definethefirststageregister，generatefourDFlip-flop reg［3:0］led_r1;//definethesecondstageregister，generatefourDFlip-flop always@（posedgeclk） begin led_r《=key;//firststagelatcheddata end always@（posedgeclk） begin led_r1《=led_r;//secondstagelatcheddata end assignled=led_r1; endmodule 3.2 我们可以使用RTL ANALYSIS工具查看设计 3.3 分析RTL图，可以看出两级D触发器，和预期设计一致。 |
|
|
|
|
|
Bit文件下载到开发板以后，开发板上的"PL LED"处于亮状态，按键“PL KEY1”按下“PL LED1”灭。
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2389 浏览 7 评论
2805 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2272 浏览 9 评论
3346 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2440 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
770浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
552浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
393浏览 1评论
1977浏览 0评论
694浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1044
评论
淘帖
1302
