完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
b，
检查引脚和封装。 有些是下降，有些则不是。 比特流对于零件是唯一的，因此必须重新合成，放置和路由您的代码。 必须重新验证约束，删除错误，并理解警告。 这一切都很顺利（没有问题），但我不知道您的RTL（verilog或VHDL）写得多好。 如果它是一个完全同步的系统，那么我预计没有问题。 如果有人邋and并且依赖于内在的延迟，那么我会期待问题（例如在异步逻辑设计中完成）。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
1）这是非常多的下降，但它需要更多的力量。
您应该查看PCB设计指南，看看是否需要增加新部件的旁路电容。 2）即使您只需更换为与原始部件相同的XC7A50T-2FTG256I，比特流也会有所不同。 请注意，一些Artix-7部件使用与其他部件相同的模具。 您可以通过查看静态功耗和比特流长度来轻松找出这些部件，这对于使用相同芯片的部件来说是相同的。 您的原始部件实际上是XC7A50T，其ID代码已更改，以便工具可以强制限制逻辑使用。 但是，这不是通过消除特定资源的使用来完成的（例如阻止使用某些逻辑列）。 相反，只要设计中的资源总数不超过XC7A35T的数据表编号，工具就允许您使用器件的任何部分。 你从中得到的是一个部分，可以填充到几乎100％的规定容量，仍然没有问题的地方和路线。 因此，如果您“资源不足”但仍在数据表的限制范围内，您可能会坚持使用原始部件。 对于允许使用整个芯片的部件，包括XC7A50T和XC7A100T，情况也是如此。 当你将它们填充到80％左右时，这些部件会开始出现拥堵问题。 - Gabor |
|
|
|
|
|
好的..谢谢你们的答案。
因为我的代码是完美的。 我应该没问题！ ：P @gszakacsdoes这意味着我可以用50T编译并发送到35T？ 或者“保护”是硬件编码的？ |
|
|
|
|
|
|
|
|
|
|
|
速度等级是否以相同的方式完成？
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2020-9-1 10:50:10
评论
|
|
只有小组成员才能发言，加入小组>>
2395 浏览 7 评论
2810 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2277 浏览 9 评论
3354 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2445 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
779浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
557浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
403浏览 1评论
1984浏览 0评论
702浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2395
淘帖
898
