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FPGA实战演练逻辑篇57：VGA驱动接口时序设计之4建立和保持时间分析

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问答对人有帮助，内容完整，我也想知道答案 0 VGA驱动接口时序设计之4建立和保持时间分析本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 下面我们可以简单的来分析一下数据的建立时间和保持时间应该满足怎样的关系才能保证被时钟lcd_clk稳定的锁存到ADV7123芯片中。首先，我们需要来看看这个实例的时钟launch edge和latch edge的概念。如图8.31所示，这是一个源寄存器和目的寄存器传输时钟一致的理想路径，他们所对应的launch edge和latch edge的示意。我们可以这么理解，对于setup时间，launch edge是latch edge的上一个时钟节拍，latch edge通常是要去采样launch edge已经采样过的数据。而对于hold时间，launch edge和latch edge通常是同一个时钟沿，latch edge的hold时间不被冒犯，也就意味着latch edge不采样它前一拍的数据。（特权同学，版权所有）图8.31 时钟launch edge和latch edge 对于建立时间，有基本的时序关系需要满足，其公式如下： Launch edge + Tc2t + Tco + Tr2p+TdPCB < latch edge + Tc2r - Tsu 对于保持时间，有基本的时序关系需要满足，其公式如下： Launch edge + Tc2t + Tco + Tr2p +Tdpcb> latch edge + Tc2r + Th 前面我们已经约束好了源时钟和目的时钟（虚拟时钟），因此，latch edge和launch edge都是FPGA已经明确的时序参数。同样的，Tco、Tc2t、Tr2p和Tc2r的FPGA内部的延时，也都是FPGA能够本身就能够确定的，并且FPGA会通过设计者的约束，来控制这些内部的时序延时，使得前面给出的两个基本公式得到满足。但是，FPGA并不知道这两个公式中FPGA外部的路径延时参数，所以我们下一步的数据路径约束要做的就是把这些参数告诉FPGA。Quartus II软件内部集成的timeQuest中的set output delay约束的功能就是要传递这个信息。我们下面来看看set output delay的值如何计算。（特权同学，版权所有）如图8.32所示，这是Altera的Handbook给出了set output delay的max和min值计算方法。图8.32 Altera官方给出的reg2pin时序分析模型这个路径中，output delay参数值的计算公式如下： output delay max = dd_max + tsu_ext +(cd_altr_min - cd_ext_max) output delay min = dd_min – th_ext +(cd_altr_max – cd_ext_min) 都说具体问题具体分析，如果我们不问青红皂白，依葫芦画瓢的照搬这个模型的公式进行计算，我们往往要碰一鼻子灰，很多参数我们可能找不到或者找错了。那么，对于每一个特定的路径，我们往往需要根据实际情况进行适当的变通，万变不离其宗，reg2pin的分析原理和官方给出的这个模型肯定是一致的。下面我们变通一下，看看我们的实例又是如何做分析的。（特权同学，版权所有） 0 已退回1积分
2015-8-2 19:26:19　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × rousong1989 该类别下有 29 个回答。邀请回答 gesper3187 该类别下有 2 个回答。邀请回答负一级该类别下有 2 个回答。邀请回答小红A 该类别下有 2 个回答。邀请回答 hunkxie 该类别下有 1 个回答。邀请回答王瑞泽该类别下有 1 个回答。邀请回答 lee 该类别下有 1 个回答。邀请回答雪漫倩颖该类别下有 1 个回答。邀请回答 jf_1689824204.6718 该类别下有 1 个回答。邀请回答 jf_44821573 该类别下有 1 个回答。邀请回答 nonameplayer 该类别下有 1 个回答。邀请回答传伟1号该类别下有 1 个回答。邀请回答 ml386zd 该类别下有 1 个回答。邀请回答是男人就活出你的高傲该类别下有 1 个回答。邀请回答 icepanpan 该类别下有 1 个回答。邀请回答冰糖雪梨冰糖雪梨该类别下有 1 个回答。邀请回答天翼天意之歌该类别下有 1 个回答。邀请回答 zhyu4774 该类别下有 1 个回答。邀请回答不称在风尘该类别下有 1 个回答。邀请回答 chizhanbo_007 该类别下有 1 个回答。邀请回答举报 rousong1989 相关推荐 • FPGA实战演练逻辑篇60：VGA驱动接口时序设计之7优化 3973 • FPGA实战演练逻辑篇54：VGA驱动接口时序设计之1概述 4852 • FPGA实战演练逻辑篇55：VGA驱动接口时序设计之2源同步接口 5342 • FPGA实战演练逻辑篇58：VGA驱动接口时序设计之5建立和保持时间计算 3924 • FPGA实战演练逻辑篇59：VGA驱动接口时序设计之6建立和保持时间约束 3457 • FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告 6601 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5310 • VGA驱动接口时序设计数据的建立时间和保持时间 1816 • FPGA实战演练逻辑篇62：CMOS摄像头接口时序设计2实际分析 4569 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5097 1个回答

答案对人有帮助，有参考价值 0 版主以后发帖可以把积分设置为0哈！系统默认是1个积分就变成了提问帖！

2015-8-12 22:40:28 评论举报 Elecfans管家