请假TMS320C6748 CACHE 与UPP问题？

lifei639156 发表于 2018-7-25 06:42
发送之前需要write back，把更新的数据从Cache写回物理内存，接收完后不需要WB，而是收到后应做一个invalid还差不多, 将cache里的老数据丢掉，从物理内存读取新数据处理。
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云汉007 发表于 2018-7-25 06:59
您好：
        谢谢您的回复，那也就是说接收的时候不需要回写操作对吧？那我程序里面接收的时候就不需要CACHEWB操作了。
        麻烦再提几个问题：

lifei639156 发表于 2018-7-25 07:15
<blockquote class="quote"/>  #1. C674x的核，L1与L2是自动同步的，所以只需要对L2操作就可以了。
#2. 按Cache line size对齐: 128byte
#3. 是的。理解发Cache的工作原理就知道什么时候要做什么操作了。

lifei639156 发表于 2018-7-25 07:15
<blockquote class="quote"/>  #1. C674x的核，L1与L2是自动同步的，所以只需要对L2操作就可以了。
#2. 按Cache line size对齐: 128byte
#3. 是的。理解发Cache的工作原理就知道什么时候要做什么操作了。

云汉007 发表于 2018-7-25 07:31
您好：
               再追问一个问题，L2的cache line zize是128字节的话，那我在定义UPP的接收与发送数组时是不是说数组的首地址最好是128字节对齐呢？数组的长度也最好是128字节的整倍数对吗？这样在cache的时候就能够保证完全只对我所要操作部分地址的数据进行cache操作，而不会影响到其它数据。这样理解对吗 ...

lifei639156 发表于 2018-7-25 07:39
可以，比如定义数组时按128byte对齐这样会比较好，但长度我觉得还是按应用怎样方便，就怎么定义吧，如果不是整数倍，无非操作时多操作几个无关的数。当然如果长度对应用无所谓，那么按128byte 的整数倍定义就更好了。
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lifei639156 发表于 2018-7-25 07:39
可以，比如定义数组时按128byte对齐这样会比较好，但长度我觉得还是按应用怎样方便，就怎么定义吧，如果不是整数倍，无非操作时多操作几个无关的数。当然如果长度对应用无所谓，那么按128byte 的整数倍定义就更好了。
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云汉007 发表于 2018-7-25 07:55
Tony Tang您好：
                            如果CACHE的时候CACHE到其它参数了，会不会有这种情况存在：
                            比如，当CPU在往一个cache地址进行写操作时，按理说会去同时更改物理内存地址（比如是A地址）的值，但是，如果当只写到cache还没来得及更改物理内存地址 ...

lifei639156 发表于 2018-7-25 08:06
<blockquote class="quote"/>  Cache操作的问题，一定是存在第三者（比如EDMA）对同一地址操作时才要考虑的问题，如果只有CPU访问，不存在CACHE的问题。
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云汉007 发表于 2018-7-25 08:13
Tony Tang您好：
          中断里操作不是争对A地址的，比如B地址和A地址在CACHE里的同一个line里面，当CPU将A地址的值写进了cache，而还没来得及更新A地址的物理内存，此时进入中断后由于中断里面只是想把B地址进行cache inv，又由于A/B是在同一个line里面，因此cache inv B时实际上也把A地址进行了cache inv，那么 ...

lifei639156 发表于 2018-7-25 08:31
嗯，如果存在这种情况A就会从物理内存读出老的值。这么看来你已经对Cache的机制了解很清楚了:)
除了对齐处理，还可以在关键代码前后加上关，开中断的操作来避免这种情况。
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lifei639156 发表于 2018-7-25 08:31
嗯，如果存在这种情况A就会从物理内存读出老的值。这么看来你已经对Cache的机制了解很清楚了:)
除了对齐处理，还可以在关键代码前后加上关，开中断的操作来避免这种情况。
                                                                         http://processors.wiki.ti.com/index.php/Main_Page

云汉007 发表于 2018-7-25 08:50
Tony Tang 您好：
                           我使用的是TMS320C6748，我现在将L2的一半128K配置为CACHE（后28K），另一半为普通RAM（前128K），L1D及L1P全部配置成CACHE，DDR也全部配置成CACHE，我将部分代码程序放在L2的RAM中（前128K中），为什么程序就不运行了呢？放在DDR就可以？这是为什么呢？ ...

lifei639156 发表于 2018-7-25 09:05
首先这样配置没问题。至于为什么不运行，看一下，是怎么样个不运行：
#1. 程序能下载，运行到main吗？应该可以吧，那么也不能说是不运行不是。
#2. 跟踪代码，看是运行到哪出问题了，是在配置Cache后程序跑飞了吗？那么确认L2Cache的配置正确吗？不会配置成256K都是Cache了吧，如果是正确的，那么cmd文件修改了吗？检查一下 ...

云汉007 发表于 2018-7-25 09:18
Tony Tang 您好：
                          能够执行main函数，现在表现的现象是去开始调用放在L2的代码（图3：代码指定的中断函数）就会导致程序不运行，只要不调用放在L2的代码（图3：代码指定的中断函数）就可以运行。
下面是部分截图：

lifei639156 发表于 2018-7-25 09:28
 好像是第一个图的第二句代码有点问题，CacheEnable这个函数还是后面宏定义有点问题，导致Cache的配置不对。
你可以看一下L2CFG（0x01840000)的最低3位值是不是3，如果不是则说明这个函数把Cache配置错了。改成直接写寄存器配置吧。
 还是参考文档sprufk5a

云汉007 发表于 2018-7-25 09:34
Tony Tang您好：
                              你说的对，是CacheEnable函数的问题，L2cache配置错了！呵呵
                              还有，请问您们有没有UPP 16位发送与接收的相关示例程序啊？有的话能否给一份呢？谢谢！ ...

lifei639156 发表于 2018-7-25 09:41
这个真没有，因为我没有条件测试这种接口，就算做了也不知道对不对。
附件BSL里有相关例程。
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