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modelsim仿真累加器时，已对输入值yout、y_ou、y_out初始化，但仿真结果显示中间量y_out没能读入，始终是不定态的原因？

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问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由区幺幺于 2020-6-30 21:24 编辑照大佬给的答案在累加器代码里增加了对y_out,y_ou的初始化 always @(posedge res or posedge clk) begin if (res == 1'b1) begin youtput <= 9'b000000000; y_out <= 9'b000000000; y_ou <= 9'b000000000; end 复制代码仿真结果如图，中间量y_out始终为不定态，没有被读入。并且看到y_ou的值也没有按顺序（0，1，2，3，4，5）被正确读入。现在是0,2,5,1,4 参考论文的结果如下图：现在使用的代码如下，modelsim版本是ModelSim-Altera 6.5b (Quartus II 9.1sp2) Starter Edition。Verilog小菜鸡，跪求大佬赐教 [align=left]////////////////////add///////////////////////////[/align][align=left]module add(clk, res, yout, youtput);[/align][align=left] input clk;[/align][align=left] input res;[/align][align=left] input [8:0] yout;[/align][align=left] output reg [8:0] youtput;[/align][align=left] reg [8:0] y_out;[/align][align=left] reg [8:0] y_ou;[/align][align=left] [/align][align=left] always @(posedge res or posedge clk)[/align][align=left] begin[/align][align=left] if (res == 1'b1)[/align][align=left] begin[/align][align=left] youtput <= 9'b000000000;[/align][align=left] y_out <= 9'b000000000;[/align][align=left] y_ou <= 9'b000000000;[/align][align=left] [/align][align=left] end[/align][align=left] else [/align][align=left] begin[/align][align=left] y_ou <= yout ;[/align][align=left] y_out <= y_ou + y_out ;[/align][align=left] youtput <= y_out ;[/align][align=left] end[/align][align=left] end[/align][align=left] [/align][align=left]endmodule[/align] 复制代码 /////////////////testbench//////////////////////////// `timescale 1ns / 1ps module add_tb ; reg res ; reg clk ; reg [8:0] yout ; wire [8:0] youtput ; initial// begin res = 1 ; #200 res = 0 ; end initial// begin clk = 0 ; end always begin #50 clk = ~clk ; end initial begin yout = 9'b000000000; end always@(posedge clk or posedge res) begin if(res) yout = 'b0 ; else yout = yout + 1 ; end add DUT ( .yout (yout ) , .youtput (youtput ) , .res (res ) , .clk (clk ) ); endmodule 0 累加.png (24.68 KB, 下载次数: 0) 已退回3积分
2020-6-28 11:33:51　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报欧姚相关推荐 • 关于ip内核的modelsim仿真遇到问题 2292 • 将方向数据从adlx345传递到esp8266报错是哪里的问题？ 104 • modelsim仿真结果不符合逻辑 2025 • modelsim仿真结果不符合逻辑 1847 • 大神们，帮我看看这段程序到底哪里出错了 2535 • 关于modelsim后仿真锁存器出现不定态的问题 5193 • 累加器verilog语言编程问题 11033 • quartus II与modelsim联调仿真，输出一直是不定态 4162 • Modelsim仿真初始化dpram问题 3127 • FPGA新人求助有关ise14.7仿真程序正确但是仿真输入总是高阻态 14496 3个回答

答案对人有帮助，有参考价值 0 本帖最后由卿小小_9e6 于 2020-6-28 13:00 编辑 01.在“add”——Line06，应声明reg/wire，根据下方代码，我这边改为：“ output reg [8:0] youtput;” 02.在“add”——Line10~Line18，缺少对y_ou/y_out的初始赋值操作，导致其初始状态为不定值x，所以youtput输出是x。 add代码如下： ------分割线------ module add(clk, res, yout, youtput); input clk; input res; input [8:0] yout; output reg [8:0] youtput; reg [8:0] y_out; reg [8:0] y_ou; // always @(posedge res or posedge clk) // if (res == 1'b1) // youtput <= 9'b000000000; // else // begin // y_ou <= yout ; // y_out <= y_ou + y_out ; // youtput <= y_out ; // end always @(posedge res or posedge clk) begin if (res == 1'b1) begin youtput <= 9'b000000000; y_out <= 'b0; y_ou <= 'b0; end else begin y_ou <= yout ; y_out <= y_ou + y_out ; youtput <= y_out ; end end endmodule 复制代码 ------分割线------ 仿真结果如下（我的复位时间为200ns，故而仿真截图与你发的截图不太一致） add_sim_ok.png (38.49 KB, 下载次数: 1)

2020-6-28 12:53:30 3 评论举报卿小小_9e6 3 条评论卿小小_9e6 2020-6-28 12:55 你可以先尝试只对y_ou或者y_out进行复位时的初始赋值，此时youtput仍旧为x。只有其涉及的所有运算变量均被准确赋值，youtput才能正常输出。赞回复举报欧姚回复卿小小_9e6： 2020-6-30 08:51 您好，请问为什么我在累加器代码里对y_ou和y_out赋初值后，y_out的值还是为不定态没能赋进去呢？并且看到y_ou的值也没能按顺序赋入赞回复举报卿小小_9e6 回复欧姚： 2020-6-30 11:51 先说数据不对齐，且不为顺序递增数的原因： tb代码中，针对yout的赋值没有与时钟对齐。时钟是100ns的周期，但是你的数据源是40ns递增。仔细查看我截图中tb-yout值，和add-you的值变化，和你描述的情况基本一致。赞回复举报

答案对人有帮助，有参考价值 0 本帖最后由卿小小_9e6 于 2020-6-30 12:33 编辑 ------此回复针对数据不对齐，且不为连续递增数------ tb代码中，时钟及yout赋值 // always // begin // #50 clk = ~clk ; // end //---------------- // always // begin // #40 yout = yout + 1 ; // end 复制代码修正tb代码后仿真结果（数据对齐，且为递增数）： `timescale 1ns / 1ps module add_tb ; reg res ; reg clk ; reg [8:0] yout ; wire [8:0] youtput ; initial// begin res = 1 ; #200 res = 0 ; end initial// begin clk = 0 ; end always begin #50 clk = ~clk ; end initial begin yout = 9'b000000000; end // always // begin // #40 yout = yout + 1 ; // end always@(posedge clk or posedge res) begin if(res) yout = 'b0 ; else yout = yout + 1 ; end add DUT ( .yout (yout ) , .youtput (youtput ) , .res (res ) , .clk (clk ) ); endmodule 复制代码 add_sim_2020-06-30_ok.png (36.1 KB, 下载次数: 0)

2020-6-30 12:00:01 评论举报卿小小_9e6

答案对人有帮助，有参考价值 0 ------此回复针对初始不定态------ 说实话，不晓得，只能归于仿真环境的差异导致。 add.v代码如下： module add(clk, res, yout, youtput); input clk; input res; input [8:0] yout; output reg [8:0] youtput; reg [8:0] y_out; reg [8:0] y_ou; // always @(posedge res or posedge clk) // if (res == 1'b1) // youtput <= 9'b000000000; // else // begin // y_ou <= yout ; // y_out <= y_ou + y_out ; // youtput <= y_out ; // end always @(posedge res or posedge clk) begin if (res == 1'b1) begin youtput <= 9'b000000000; y_out <= 'b0; y_ou <= 'b0; end else begin y_ou <= yout ; y_out <= y_ou + y_out ; youtput <= y_out ; end end endmodule 复制代码

2020-6-30 12:31:27 4 评论举报卿小小_9e6 4 条评论欧姚 2020-6-30 12:59 可以请问一下您quartus和modelsim用的什么版本吗？赞回复举报卿小小_9e6 回复欧姚： 2020-6-30 13:22 我这边使用的vivado2019.1，用于xilinx相关FPGA程序开发；非常抱歉，暂时没有使用quartus/modelsim。 ---------- 后续我尝试一下modelsim仿真，看看仿真结果是什么情况。赞回复举报欧姚回复卿小小_9e6： 2020-7-1 01:04 您好，通过求助我发现，我的代码没有问题。出现不定态是因为我对modelsim不熟悉，操作仿真的时候只编译了对应的tb文件，没有编译相应的代码文件,所以就有不定态。多次提问麻烦您了！赞回复举报卿小小_9e6 回复欧姚： 2020-7-1 08:39 大佬给力，请喝茶赞回复举报

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